半導體存儲裝置中的數據輸出電路的製作方法

2023-06-05 13:19:46

專利名稱：半導體存儲裝置中的數據輸出電路的製作方法
技術領域：
本發明涉及一種半導M儲裝置，尤其涉及一種半導體存儲裝置中的
背景技術：
一般而言，諸如DDR SDRAM (雙倍數據速率SDRAM)的高級半 導體存儲裝置通過與外部時鐘信號的上升沿與下降沿同步地輸入/輸出數 據而具有提高的輸入/輸出速度。因此，該半導體存儲裝置產生在外部時 鍾信號的上升沿上被^吏能的時鐘信號(下文中稱為"上升時鐘信號")以 及在該外部時鐘信號的下降沿上被^吏能的時鐘信號(下文中稱為"下降時 鍾信號")，並4吏用DLL (延遲鎖相環，Delay Locked Loop )電路來輸出 數據。
該半導體存儲裝置通過儲存在上升時鐘信號被使能時輸出的複數個 數據(下文中稱"上升數據")以及在下降時鐘信號被使能時輸出的複數 個數據(下文中稱為"下降數據")，並使用管道寄存器按順序輸出所儲存 的數據，來高速輸出數據。
這種傳統的半導體存儲裝置包括複數個數據緩衝器和複數個數據選 通時鐘信號緩衝器。數據緩衝器與數據選通時鐘信號緩衝器分別使用上升
此相對應。然而，在數據輸出電路中需設置大量以上述方式操作的數據緩 衝器與數據選通時鐘信號緩衝器。因此，當數據緩衝器與數據選通時鐘信 號緩衝器在特定時間同時操作時，會大量增加該數據輸出電路所使用的電 力。該現象增加了半導體存儲裝置的整體功率噪聲，並降低了其功率效率。 關於使用低功率來操作半導體存儲裝置的研究不斷增多，使得對於半導體 存儲裝置的功率效率而言，先前未被顯著考慮的上述問題現在成為 一項重 要因素。

發明內容
這裡說明了 一種在半導體存儲裝置中避免功率噪聲的數據輸出電路。
根據一個方面， 一種半導M儲裝置中的數據輸出電路可以包括第 一數據驅動單元，被配置為在第一定時產生第一驅動數據；第一緩衝單元， 被配置為通過緩衝第 一驅動數據信號來產生第 一輸出數據；第二數據驅動 單元，被配置為在第二定時產生第二驅動數據信號，該第二定時與第一定 時不同；以及第二緩衝單元，被配置為通過緩衝第二驅動數據信號來產生 第二輸出數據。
根據另一方面的一種半導M儲裝置中的數據輸出電路可以包括定 時控制信號產生單元，被配置為產生第一和第二定時控制信號；第一數據 驅動單元，被配置為響應於第一定時控制信號，使用內部時鐘信號和第一 全局線遊教據信號來產生第一驅動數據；第一緩衝單元，被配置為通過緩 衝第一驅動數據信號來產生第一輸出數據信號；第二數據驅動單元，被配 置為響應於第二定時控制信號，使用內部時鐘信號和第二全局線縛教據信 號來產生第二驅動數據信號；以及第二緩衝單元，被配置為通過緩衝第二 驅動數據信號來產生第二輸出數據信號。
根據又一方面的一種半導體存儲裝置中的數據輸出電路可以包括定 時控制信號產生單元，被配置為產生具有複數個位的定時控制信號；定時 控制部分，被配置為通過響應於定時控制信號而控制內部時鐘信號的定 時，來產生定時控制時鐘信號；以及數據驅動器，被配置為通過響應於定 時控制時鐘信號而以一次一位的方式按順序驅動具有複數個位的數據信 號，來產生驅動數據信號。
下面，在"具體實施方式
"中說明了這些以及其它特徵、方面和實施例。


下面，結合附圖來說明各特徵、方面和實施例，其中
圖1是示出根據一個實施例的半導體存儲裝置中的數據輸出電路的 結構的才匡圖。
圖2 3_詳細示出可以包括在圖1所示電路中的定時控制信號產生單元 的圖。圖3是詳細示出可以包括在圖1所示電路中的第一數據驅動單元的圖。
圖4是詳細示出可以包括在圖3所示電路中的定時控制部分的圖。
圖5是示出根據一個實施例的半導體存儲裝置中的數據輸出電路的 操作的時序圖。
具體實施例方式
圖1是示出根據一個實施例的半導體存儲裝置中的數據輸出電路11 的一種結構的框圖，其中，示例性數據輸出電路ll具有用於以8位驅動 並緩衝數據的4個電路。應該理解，本圖所示的數據輸出電路僅作為示例。
如圖1所示，數據輸出電路11可以包括定時控制信號產生單元10、 第一數據驅動單元21、第二數據驅動單元22、第三數據驅動單元23、第 四數據驅動單元24、第一緩衝單元31、第二緩衝單元32、第三緩衝單元 33與第四緩衝單元34。
定時控制信號產生單元10可以產生第一到第四定時控制信號 "timcntl，，到"timcnt4"。第一到第四定時控制信號 "timcntl，，到"timcnt4"分別由數位訊號的n個位實現，且 可以被設定為具有不同的邏輯值。例如，第一到第四定時控制信號 "timcntl"到"timcnt4"可以包括在不同位置具有第一邏輯 值(下文中稱為邏輯值l)的信號。才艮據情況，兩對第一到第四定時控制 信號"timcntl"到"timcnt4，，可具有相同的邏輯值。第一到 第四定時控制信號"timcntl"到"timcnt4"的邏輯值取決於 要降低的功率噪聲量。
第一數據驅動單元21可以響應於第一定時控制信號"timcntl" 根據DLL時鐘信號"clk_dU"和第一全局線iMt據(下文中稱為第一 GIO 數據信號"data_gio，，)產生第一驅動數據"data—drvl，，和第 一選通信號"strbl"。第二數據驅動單元22可以響應於第二定時控制信 號"timcnt2"根據DLL時鐘信號"clk_dll"和第二全局線5§*據 (下文中稱為第二 GIO數據信號"data_gio2")產生第二驅動數據 "data_drv2，，和第二選通信號"strb2"。第三數據驅動單元23可以 響應於^三定時控制信號"timcnt3"才艮據DLL時鐘信號"clk_dll" 和第三全局線路數據(下文中稱為第三GIO數據信號"data_gio3")產生第三驅動數據"data_drv3，，和第三選通信號"strb3，，。第四數 據驅動單元24可以響應於第四定時控制信號"timcnt4，，根據DLL 時鐘信號"clk一dll"和第四全局線路Jt據(下文中稱第四GIO數據信號 "data_gio4")產生第四驅動數據"data_drv4，，和第四選通 信號"strb4"。
第一緩衝單元31可以通過緩衝第一驅動數據信號"data_drvl，， 和第一選通信號"strbl"來產生第一輸出數據信號"dout"和第一 數據輸出選通時鐘信號"dqsl"。第二緩衝單元32可以通過緩衝第二驅動 數據信號"data—drv2"和第二選通信號"strb2"來產生第二輸出數 據信號"dout2"和第二數據輸出選通時鐘信號"dqs2"。第三緩衝 單元33可以通過緩衝第三驅動數據信號"data_drv3"和第三選通 信號"strb3"來產生第三輸出數據信號"dout3"和第三數據輸出選 通時鐘信號"dqs3"。第四緩衝單元34可以通過緩衝第四驅動數據信號
"data_drv4，，和第四選通信號"strb4"來產生第四輸出數據信號
"dout4，，和第四數據輸出選通時鐘信號"dqs4"。
在該實施例中，DLL時鐘信號"elk—dll"可以被示例為半導體存儲 裝置的內部時鐘信號。然而，DLL時鐘^號"clk一dll"僅為例子，且應 該理解該內部時鐘信號可根據半導體存儲裝置中^用的任何時鐘信號來 實現。DLL時鐘信號"clk_dll"(例如從諸如DLL(延遲鎖相環)電路 的時鐘信號產生裝置輸出的時鐘信號)可以包括上升時鐘信號，其在外 部時鐘信號"clk一ext"的上升沿具有使能區間；以及下降時鐘信號，其在 外部時鐘信號的下降沿具有4吏能區間。
第一到第四GIO數據信號"data_giol，，到"data—gio4，， 是分別從m個全局線路GIO傳送的^據信號。當第一到第四數據驅動單 元21到24分別輸出數據4次時，第一到第四GIO數據信號
"data_giol"到"data_gio4，，分別由32個數據位組成。即， 第 一到^四數據驅動單元21到24輸出各自分別由8個數據位組成的第一 到第四驅動數據信號"data_drvl，，到"data_drv4"各4次。 第一到第四數據驅動單元21到24響應於第一到第四定時控制信號
"timcntl，，到"timcnt4，，，在不同的時間分別輸出第一到第四 驅動數據信號"data_drvl"到"data—drv4，，。第一到第四數 據驅動單元21到24響應於第一到第四定時i制信號"timcntl"到
"timcnt4"，在不同的時間分別輸出第一到笫四選通信號"strbl"到"strb4"。
儘管未詳細示出，然而，第一到第四緩衝單元31到34各具有8個數 據緩衝器和1個數據選通時鐘信號緩衝器，且第一到第四緩沖單元31到 34分別輸出4次各由8個數據位組成的第一到第四輸出數據信號 "doutl，，到"dout4"。因為第 一到第四驅動數據信號 "data_drvl，，到"data_drv4"傳送到第一到第四緩衝單元31 到34的相關定時不同，^以各緩衝單元的第一到第四輸出數據 "doutl，，到"dout4，，的緩衝定時可以不同。此外，各緩衝單 元的第一到第四數據輸出選通時鐘信號"dqsl"到"dqs4"的緩衝定時也 可以不同。
即，該數據輸出電路不同時輸出數據，且其對每組8個驅動數據信號 和l個選通信號指定不同的驅動定時。此外，該數據輸出電路可以對每組 8個輸出數據信號和1個數據輸出選通時鐘信號指定不同的輸出定時。因 此，可降低該數據輸出電路中的峰值電流，並可避免、或至少明顯降低功 率噪聲。
參考圖2，定時控制信號產生單元10可以包括第一信號產生部分110、 第二信號產生部分120、第三信號產生部分130和第四信號產生部分140。
第一信號產生部分110可以響應於由熔絲電路(fusecircuit)或寄存 器電路i殳定的信號或n個第一測試信號"tstl"，產生第一定時控制 信號"timcntl"。第一信號產生部分110可以包括n個第一編碼產 生部分112，其各具有熔絲電路或寄存器電路並產生n個第一編碼信號 "codel";以及n個第一選擇器114，其可以響應於測試使能信號 "tsten"來選擇性地輸出該n個第一編碼信號"codel"或該n個第 一測試信號"tstl"作為第一定時控制信號"timcntl"。
第二信號產生部分120可以響應於由熔絲電路或寄存器電路設定的 信號或n個第二測試信號"tst2"，產生第二定時控制信號 "timcnt2"。第二信號產生部分120可以包括n個第二編碼產生部 分122，其具有熔絲電路或寄存器電路，並產生n個第二編碼信號 "code2";以及n個第二選擇器124，其可以響應於測試使能信號 "tsten"來選擇性地輸出該n個第二編碼信號"code2"或該n個第 二測試信號"tst2"作為第二定時控制信號"timcnt2"。
第三信號產生部分130可以響應於由熔絲電路或寄存器電路i殳定的
12信號或n個第三測試信號"tst3"來產生第三定時控制信號 "timcnt3"。第三信號產生部分130可以包括n個第三編碼產生部
分132,其各具有熔絲電路或寄存器電路，並產生n個第三編碼信號 "code3";以及n個第三選擇器134，其可以響應於測試使能信號 "tsten"來選擇性地輸出該n個第三編碼信號"code3，，或該n個第
三測試信號"tst3"作為第三定時控制信號"timcnt3"。
第四信號產生部分140可以響應於由熔絲電路或寄存器電路設定的 信號或n個第四測試信號"tst4"，產生第四定時控制信號 "timcnt4，，。第四信號產生部分140可以包括n個第四編碼產生部 分142，其各具有熔絲電路或寄存器電路，並產生n個第四編碼信號 "code4";以及n個第四選擇器144，其可以響應於測試使能信號 "tsten"來選擇性地輸出該n個第四編碼信號"code4，，或該n個第 四測試信號"tst4"作為第四定時控制信號"timcnt4，，。
在具有上述結構的定時控制信號產生單元IO中，在測試開始後，測 試使能信號"tsten"被使能，且第一到第四測試信號"tstl"到 "tst4，，被分別輸出作為第一到第四定時控制信號"timcntl" 到"timcnt4，，。
在測試結束後，測試使能信號"tsten"被禁止，且第一到第四編碼信 號"codel，，到"code4，，被分別輸出作為第一到第四定時控制 信號"timcntl"到"timcnt4"。
如上所述，可以通過定時控制信號產生單元10的強制控制來產生第 一到第四定時控制信號"timcntl，，到"timcnt4"。即，通過設 定第一到第四定時控制信號"timcntl，，到"timcnt4"的不同 邏輯值，可以以不同的定時來輸出第 一到第四輸出數據信號"doutKl:8>" 到"dout4"。此外，通過對兩對第一到第四定時控制信號 "timcntl"到"timcnt4，，給定相同的邏輯值，可以以相同的 定時來輸出兩對第一到第四輸出數據信號"doutKl:8乂，到"dout4，，。
圖3是詳細示出根據實施例的圖1所示第一數據驅動單元的圖。參考 圖3，為了說明簡單，認為第一數據驅動單元代表了第二到第四數據驅動 單元。該圖中所示結構涉及:接收m個第一 GIO數據位"data—gioKl:m, 中的4個數據位"data_giol，，並輸出第一驅^數據信號 "data drvl，，的l位"data drvl"的部分。如圖3所示，第一數據驅動單元21可以包括定時控制部分211、 管道寄存器212、數據預驅動器213、 lt據主驅動器214、時鐘信號預驅 動器215以及時鐘信號主驅動器216。
定時控制部分211可以通過響應於第一定時控制信號"timcntKl:n, 而控制上升時鐘信號"rclk"和下降時鐘信號"fclk"，來產生上升定時控 制時鐘信號"clk一rtim"和下降定時控制時鐘信號"clk_ftim"。
管道寄存器212可以響應於可按順序^L^使能的4個管道輸出控制位 "pout",來同時鎖存(latch )第一GIO數據信號"data_giol" 中的4個數據位"data_giol"，並且以一次一位的方式順序輸出該鎖 存數據的上升數據位"rdata，，和下降數據位"fdata"。
數據預驅動器213響應於上升定時控制時鐘信號"clk一rtim"和下降 定時控制時鐘信號"clk一ftim"來以一次一位的方式按順;f驅動上升lt據 位"rdata"和下l^數據位"fdata"。
數據主驅動器214可以通過驅動從數據預驅動器213輸出的數據來產 生第一驅動數據信號"data_drvl"的一位"data_drvl"。
時鐘信號預驅動器215可以驅動上升定時控制時鐘信號"clk一rtim" 和下降定時控制時鐘信號"clk一ftim"。
時鐘信號主驅動器216可以通過驅動時鐘信號預驅動器215的輸出信 號來產生第一選通信號"strbl"。
上面說明的第一數據驅動單元可以具有1個管道寄存器212、 1個數 據預驅動器213和1個數據主驅動器214，但在本實施例中，第一數據驅 動單元21將分別設置有8個管道寄存器212、 8個數據預驅動器213和8 個數據主驅動器214。另一方面，分別設置了 1個定時控制部分211、 1 個時鐘信號預驅動器215和1個時鐘信號主驅動器216。數據預驅動器213 和數據主驅動器214可以一起被稱為數據驅動器217，而時鐘信號預驅動 器215和時鐘信號主驅動器216可以一起被稱為時鐘信號驅動器218。即， 數據驅動器217可以響應於上升定時控制時鐘信號"clk一rtim"和下降定 時控制時鐘信號"clk_ftim"，通過以一次一位的方式按;'i序驅動上升數據 位"rdata"和下降數據位"fdata",來產生第一驅動數據信號 "data_drvl，，的一位"data_drvl"。
時鐘信號驅動器218可以通過驅動上升定時控制時鐘信號"clk—rtim" 和下降定時控制時鐘信號"clk一ftim"來產生第一選通信號"strbl"。
14管道寄存器212可以同時鎖存同時輸入的4個第一 GIO數據位 "data_gio "，並以一次一位的方式順序輸出上升數據位 "rdata"和下降數據位"fdata"。之後，數據預驅動器213可
以響應於上升定時控制時鐘信號"clk一rtim"和下降定時控制時鐘信號 "clk_ftim",來驅動該以一次一位^方式順序輸入的上升數據位 "rdata"和下降數據位"fdata"。時鐘信號預驅動器215可以
驅動上升定時控制時鐘信號"clk一rtim"和下降定時控制時鐘信號 "elk—ftim"。
上升定時控制時鐘信號"clk_rtim"和下降定時控制時鐘信號 "elk—ftim"是從定時控制部分211 Sr出的時鐘信號，且其相對於上升時 鍾信號"rclk"和下降時鐘信號"fclk"延遲了預定時間。
數據預驅動器213和時鐘信號預驅動器215與上升定時控制時鐘信號 "clk_rtim"和下降定時控制時鐘信號"clk_ftim"同步地操作。因此， 數據^驅動器213和時鐘信號預驅動器215 "驅動定時分別取決於上升定 時控制時鐘信號"elk—rtim"和下降定時控制時鐘信號"clk一ftim"的觸 發定時。數據主驅動器214與時鐘信號主驅動器216的驅動(Bt可以分別 取決於數據和時鐘信號的輸入定時(即數據預驅動器213和時鐘信號預驅 動器215的驅動定時)。於是，數據主驅動器214和時鐘信號主驅動器216 具有分別取決於上升定時控制時鐘信號"elk—rtim"和下降定時控制時鐘 信號"clk一ftim"的觸發定時的驅動定時。因此，從第一數據驅動單元21 接收第一驅動數據信號"data_drvl"和第一選通信號"strbl"的第 一緩衝單元31的緩衝定時也i取決於上升定時控制時鐘信號"clk一rtim" 和下降定時控制時鐘信號"clk_ftim"的觸發定時。
如上所述，第一到第四定時控制信號"timcntl"到 "timcnt4，，可以具有不同的邏輯值，且因此在第一到第四數據驅動 單元21到24中的上升定時控制時鐘信號"clk_rtim"與下降定時控制時 鍾信號"clk一ftim，，可以具有不同的觸發定時。當第一到第四數據驅動單 元21到24+的上升定時控制時鐘信號"elk—rtim"與下降定時控制時鐘 信號"clk一ftim，，具有不同的觸發定時時，呆一到第四數據驅動單元21 到24可以以不同的定時操作，且第一到第四緩衝單元31到34相應地在 不同的定時操作。因此，該數據輸出電路不同時輸出每個數據位的數據， 而是在不同時間以複數個位單元來輸出數據，從而降低峰值電流量並防止 功率噪聲。第一到第四定時控制信號"timcntl"到"timcnt4，，的邏輯值可以被設定為根據對特定實現可容許的峰值電流量與功率噪聲 進行變化，且可對兩個定時控制信號給定相同的值。
參考圖4，定時控制部分211可以包括上升定時控制部分2112，其 可以通過響應於第一定時控制信號"timcntl"延遲上升時鐘信號 "rclk"，來產生上升定時控制時鐘信號"clk一rtim";以及下降定時控制 部分2H4，其可以通過響應於第一定時控制信號"timcntl，，延遲下 降時鐘信號"fclk"，來產生下降定時控制時鐘信號"clk_ftim"。
上升定時控制部分2112可以包括n個單元延遲器"UDLY"， 其響應於包括在第一定時控制信號"timcntl"中的每個位來延i^ 先前級段傳送的信號。各單元延遲器"UDLY"可以包括第一到第 三與非門"ND1"到"ND3"。
第一與非門"ND1"可以接收上升時鐘信號"rclk"和包括在第一定 時控制信號"timcntl"中的任一位。第二與非門"ND2"接收第一 與非門"ND1"的輸出信號和從先前的單元延遲器傳送的信號。第三與非 門"ND3"接收第二與非門"ND2"的輸出信號以及外部電源電壓VDD。
在某些實施例中，單元延遲器"UDLY"的第二與非門"ND2" 在第一步驟可以接收外部電源電壓VDD，而不^1在前步驟該單元延遲器 的輸出信號。單元延遲器"UDLY"的第三與非門"ND3"在最終步 驟可以輸出上升定時控制時鐘信號"elk—rtim"。
下降定時控制部分2114可以具有與上升定時控制部分2112相同的結 構，但是其不同處在於下降定時控制部分2114可以接收下降時鐘信號 "fclk"而不是上升時鐘信號"rclk",並輸出下降定時控制時鐘信號 "clk一ftim"而不是上升定時控制時鐘信號"clk一rtim"。為了使說明簡明 並且^懂，下面不"^兌明下降定時控制部分2114^結構。
在第一定時控制信號"timcntl"中僅包括1個邏輯值為1的位。 因此，上升時鐘信號"rclk"或下降時鐘信號"fclk"通過的延遲元件數 是根據具有邏輯值l的位是在哪位來確定的。因此，上升定時控制時鐘信 號"clk一rtim"與下降定時控制時鐘信號"clk一ftim"的觸發定時以此方 式確定。
第一到第四定時控制信號"timcntl"到"timcnt4，，可以 包括在不同位置處的具有邏輯值l的該位，其中，第一到第四數據驅動單 元21到24所使用的上升定時控制時鐘信號"clk_rtim"與下降定時控制
16時鐘信號"clk一ftim"的觸發定時可以不同，且第一到第四數據驅動單元 21到24和第一到第四緩衝單元31到34的^Mt定時可以分別不相同。
圖5示出在所有的第一到第四定時控制信號"timcntl，，到 "timcnt4"都具有相同的邏輯值(A)時，具有第一到第四數據輸出 選通時鐘信號"dqsl"到"dqs4"的傳統電路的"^值電流量。
如這裡說明的實施例，圖5也示出了當第一到第四定時控制信號 "timcntl，，到"timcnt4"的其中兩個各具有相同的邏輯值(B) 時，以及當第一到第四定時控制信號"timcntl"到"timcnt4" 具有不同邏輯值時，第一到第四數據輸出選通時鐘信號"dqsl"到"dqs4" 以及與該時鐘信號相對應的峰值電流量。如圖所示，如在這裡說明的具體 實施例中，當第一到第四定時控制信號"timcntKl:n,到"timcnt4" 具有不同邏輯值時，數據輸出電路中的峰值電流量較低。此外，可預期在 這種實施例中的功率噪聲也較低。
如上所述，根據這裡說明的實施例構造的數據輸出電路可以將從全局 線路輸出的數據分為某些單元，並對各單元給定不同的驅動和緩衝定時， 使得可以降低輸出數據中產生的峰值電流量，並避免或限制功率噪聲。因 此，可降低相關半導體存儲裝置中的整體功率噪聲，並提高功率效率，使 得可以有效地支持實現能以低功率操作的半導體存儲裝置。
雖然上面說明了特定的實施例，但應該理解這些實施例僅作為例子。 因此，這裡說明的裝置與方法不應限於所說明的實施例。相反地，這裡說 明的裝置和方法只應該根據結合上述說明書與附圖的所附權利要求書進 行限制。
1權利要求
1. 一種半導體存儲裝置中的數據輸出電路，包括第一數據驅動單元，被配置為在第一定時產生第一驅動數據信號；第一緩衝單元，被配置為通過緩衝所述第一驅動數據信號來產生第一輸出數據信號；第二數據驅動單元，被配置為在與所述第一定時不同的第二定時產生第二驅動數據信號；以及第二緩衝單元，被配置為通過緩衝所述第二驅動數據信號來產生第二輸出數據信號。
2. 根據權利要求1所述的數據輸出電路，還包括定時控制信號產生單元，被配置為通過產生第一定時控制信號來定義 所述第一數據驅動單元的所述第一定時，並通過產生第二定時控制信號來 定義所述第二數據驅動單元的所述第二定時。
3. 根據權利要求2所述的數據輸出電路，其中，第一數據驅動單元 包括定時控制部分，被配置為通過響應於所述第一定時控制信號而控制上 升時鐘信號與下降時鐘信號的定時，來產生上升定時控制時鐘信號和下降 定時控制時鐘信號；管道寄存器，被配置為鎖存第一全局線縛^t據信號，並響應於管道輸 出控制信號來輸出上升數據信號和下降數據信號；數據預驅動器，被配置為響應於所述上升定時控制時鐘信號和所述下 降定時控制時鐘信號來以一次一位的方式順序驅動所述上升數據信號和 所述下降數據信號；以及數據主驅動器，被配置為通過驅動從所述數據預驅動器輸出的數據來 產生所述第一驅動數據信號。
4. 根據權利要求2所述的數據輸出電路，其中，所述第二數據驅動 單元包括定時控制部分，被配置為通過響應於所述第二定時控制信號而控制上 升時鐘信號和下降時鐘信號的定時，來產生上升定時控制時鐘信號和下降 定時控制時鐘信號；管道寄存器，被配置為鎖存第二全局線iMt據信號，並響應於管道輸出控制信號來輸出上升數據信號和下降數據信號；數據預驅動器，,皮配置為響應於所述上升定時控制時鐘信號與所述下 降定時控制時鐘信號，來以一次一位的方式順序驅動所述上升數據信號和 所述下降數據信號；以及數據主驅動器，被配置為通過驅動從所述數據預驅動器輸出的數據來 產生所述第二驅動數據信號。
5. 根據權利要求1所述的數據輸出電路，其中，所述第一輸出數據 信號的輸出定時由所述第 一驅動數據信號進入所述第 一緩衝單元的輸入 定時確定，且所述第二輸出lt據信號的輸出定時由所述第二驅動lt據信號 ii^所述第二緩衝單元的輸入定時確定。
6. —種半導M儲裝置中的數據輸出電路，包括定時控制信號產生單元，被配置為產生第一和第二定時控制信號；第一數據驅動單元，被配置為響應於所述第一定時控制信號，^使用內 部時鐘信號和第 一全局線遊^t據信號來產生第 一驅動數據信號；第一緩衝單元，被配置為通過緩衝所述第一驅動數據信號來產生第一 輸出數據信號；第二數據驅動單元，被配置為響應於第二定時控制信號，使用所述內 部時鐘信號和第二全局線^t據信號來產生第二驅動數據信號；以及第二緩衝單元，被配置為通過緩衝所述第二驅動數據信號來產生第二 輸出數據信號。
7. 根據權利要求6所述的數據輸出電路，其中，所述定時控制單元 被配置為產生第一和第二定時控制信號，所述第一和第二定時控制信號各 為具有複數個位的數位訊號，iUL此具有不同的邏輯值。
8. 根據權利要求6或7所述的數據輸出電路，其中，所述定時控制 單元包括第一信號產生部分，被配置為響應於由熔絲電路或寄存器電路設定的 信號或第一測試信號來產生所述第一定時控制信號；以及第二信號產生部分，被配置為響應於由熔絲電路或寄存器電路設定的 信號或第二測試信號來產生所述第二定時控制信號。
9. 根據權利要求6所述的數據輸出電路，其中，第一和第二數據驅 動單元被配置為響應於所述第一和第二定時控制信號來在彼此不同的定 時輸出所述第 一和第二驅動數據信號。
10. 根據權利要求6或9所述的數據輸出電路，其中，所述第一數據 驅動單元還包括被配置為響應於所述第 一定時控制信號使用所述內部時 鍾信號來產生第一選通信號的電路；並且所述第二數據驅動單元還包括被配置為響應於所述第二定時控制信 號使用所述內部時鐘信號來產生第二選通信號的電路。
11. 根據權利要求10所述的數據輸出電路，其中，所述第一和第二 數據驅動單元被配置為響應於所述第一和第二定時控制信號來在彼此不同的定時輸出所述第 一和第二選通信號。
12. 根據權利要求10所述的數據輸出電路，其中，所述第一緩衝單 元還包括被配置為通過緩衝所述第 一選通信號來產生第 一數據輸出選通 時鐘信號的電路；並且所述第二緩衝單元還包括被配置為通過緩衝所述第二選通信號來產 生第二數據輸出選通時鐘信號的電路。
13. 根據權利要求10所述的數據輸出電路，其中，所述內部時鐘信 號包括上升時鐘信號和下降時鐘信號，且所述第 一數據驅動單元包括定時控制部分j皮配置為通過響應於所述第一定時控制信號而控制所號和下降定時控制時鐘信號；管道寄存器，被配置為鎖存第一全局線^據信號，並響應於管道輸 出控制信號來輸出上升數據信號和下降數據信號；lt據預驅動器，被配置為響應於所述上升定時控制時鐘信號和所述下 降定時控制時鐘信號來以一次一位的方式順序驅動所述上升數據信號和 所述下降數據信號；數據主驅動器，被配置為通過驅動從所述數據預驅動器輸出的數據來 產生所述第 一驅動數據信號；時鐘信號預驅動器，,皮配置為驅動所述上升定時控制時鐘信號和所述 下降定時控制時鐘信號；以及時鐘信號主驅動器，4皮配置為通過驅動所述時鐘信號預驅動器的輸出信號來產生所述第 一選通信號。
14. 根據權利要求13所述的數據輸出電路，其中，所述定時控制部 分包括上升定時控制部分，被配置為通過響應於所述第一定時控制信號而延 遲所述上升時鐘信號，來產生所述上升定時控制時鐘信號；以及下降定時控制部分，被配置為通過響應於所述第一定時控制信號而延 遲所述下降時鐘信號，來產生所述下降定時控制時鐘信號。
15. 根據權利要求10所述的數據輸出電路，其中，所述內部時鐘信 號包括上升時鐘信號和下降時鐘信號，且所述第二數據驅動單元包括定時控制部分，被配置為通過響應於所述第二定時控制信號而控制所 述上升時鐘信號和所述下降時鐘信號的定時，來產生上升定時控制時鐘信 號和下降定時控制時鐘信號；管道寄存器，被配置為鎖存第二全局線遊教據，並響應於管道輸出控 制信號來輸出上升數據信號和下降數據信號；數據預驅動器，被配置為響應於所述上升定時控制時鐘信號和所述下 降定時控制時鐘信號，來以一次一位的方式順序驅動所述上升lt據信號和 所述下降數據信號；數據主驅動器，被配置為通過驅動從所述數據預驅動器輸出的數據來 產生所述第二驅動lt據信號；時鐘信號預驅動器，被配置為驅動所述上升定時控制時鐘信號和所述 下降定時控制時鐘信號；以及時鐘信號主驅動器，被配置為通過驅動所述時鐘信號預驅動器的輸出 信號來產生所述第二選通信號。
16. 根據權利要求15所述的數據輸出電路，其中，所述定時控制部 分包括上升定時控制部分，被配置為通過響應於所述第二定時控制信號而延 遲所述上升時鐘信號，來產生所述上升定時控制時鐘信號；以及下降定時控制部分，被配置為通過響應於所述第二定時控制信號而延 遲所述下降時鐘信號，來產生所述下降定時控制時鐘信號。
17. 根據權利要求6所述的數據輸出電路，其中，所述第一輸出數據 信號和所述第 一數據輸出選通時鐘信號的輸出定時由所述第 一驅動數據 信號與所述第一選通信號1所述第一緩衝單元的輸入定時確定，並且所述第二輸出數據信號與所述第二數據輸出選通時鐘信號的輸出定 時由所述第二驅動數據信號與所述第二選通信號ii^所述第二緩衝單元 的輸入定時確定。
18. —種半導*儲裝置中的數據輸出電路，包括 定時控制信號產生單元，被配置為產生具有複數個位的定時控制信號；定時控制部分，被配置為通過響應於所述定時控制信號而控制內部時 鍾信號的定時，來產生定時控制時鐘信號；以及數據驅動器，被配置為通過響應於所述定時控制時鐘信號而以 一次一 位的方式順序驅動具有複數個位的數據信號，來產生驅動數據信號。
19. 根據權利要求18所述的數據輸出電路，其中，所述定時控制單 元包括編碼產生部分，被配置為具有熔絲電路或寄存器電路，並產生編碼信 號；以及選擇器，被配置為響應於測試使能信號來選擇性地輸出所述編碼信號 或測試信號作為所述定時控制信號。
20. 根據權利要求18所述的數據輸出電路，其中，所述定時控制信 號由複數個信號的組合形成，所述複數個信號包括一個具有第 一邏輯值的信號；且所述定時控制部分包括複數個單元延遲器，所述單元延遲器被配置為 信號。
21. 根據權利要求18所述的數據輸出電路，還包括管道寄存器，被配置為鎖存全局線#據信號，並響應於管道輸出控 制信號來輸出具有輸入到所述數據驅動器的複數個位的數據。
22. 根據權利要求18所述的數據輸出電路，其中，所述數據驅動器 包括lt據預驅動器，被配置為響應於所述定時控制時鐘信號以一次一位的方式順序驅動具有複數個位的所述數據；以及數據主驅動器，被配置為通過驅動所述預驅動器的輸出數據信號來產 生所述驅動數據信號。
23. 根據權利要求18所述的數據輸出電路，還包括 時鐘信號驅動器，被配置為通過驅動所述內部時鐘信號來產生選通信號。
24. 根據權利要求23所述的數據輸出電路，其中，所述時鐘信號驅 動器包括時鐘信號預驅動器，被配置為驅動所述內部時鐘信號；以及時鐘信號主驅動器，被配置為通過驅動所述時鐘信號預驅動器的輸出 信號來產生所述選通信號。
25. 根據權利要求23所述的數據輸出電路，還包括緩衝單元，被配置為通過緩衝所述驅動數據信號和所述選通信號來分 別產生輸出數據信號和數據輸出選通時鐘信號。
全文摘要
一種半導體存儲裝置中的數據輸出電路，包括第一數據驅動單元，被配置為在第一定時產生第一驅動數據；第一緩衝單元，被配置為通過緩衝第一驅動數據產生第一輸出數據；第二數據驅動單元，被配置為在與第一定時不同的第二定時產生第二驅動數據；以及第二緩衝單元，被配置為通過緩衝第二驅動數據來產生第二輸出數據。
文檔編號G11C7/10GK101471123SQ20081017121
公開日2009年7月1日 申請日期2008年10月27日 優先權日2007年12月27日
發明者羅光振 申請人:海力士半導體有限公司