在Si基上製備InP基HEMT的方法
2023-06-07 03:40:41
專利名稱：在Si基上製備InP基HEMT的方法
技術領域：
本發明涉及一種在Si基上製備InP基HEMT (高電子遷移率場效應電晶體)的方法，特別是一種將MOCVD和高深寬比溝槽限制技術(AspectRatio Trapping，ART)結合起來在Si基上製備InP基HEMT的方法。
背景技術：
高電子遷移率場效應電晶體(HEMT)，又稱調製摻雜場效應電晶體(MODFET)，是一種以襯底材料與另一種寬帶隙材料形成的異質界面的二維電子氣導電的場效應電晶體(FET)。因其溝道中無雜質，基本上不存在電離雜質散射對電子運動的影響，因此電子遷移率更高而得名。HEMT的工作原理是通過控制柵極電壓的變化使源、漏之間的溝道電流產生相應的變化，從而達到放大信號的目的。其優點是具有高的頻率和低噪聲特性。HEMT現已應用於衛星電視、移動通信、軍事通信和雷達系統的接受電路中。自從1980年GaAs基HEMT研製成功以來，得到了很快的發展。而InP基HEMT具有更高的工作頻率和更低的噪聲，用於毫米波高頻波段和亞毫米波頻段。
然而HEMT —般是基於II1-V族半導體材料製備的。與現在的Si基集成電路工藝不能兼容，限制了 HEMT的應用。並且隨著集成度的不斷提高，集成電路技術發展到22納米技術節點及以下時，Si基集成電路技術在速度、功耗、集成度、可靠性等方面將受到一系列基本物理問題和工藝技術問題的限制，並且昂貴的生產線建設和製造成本使集成電路產業面臨巨大的投資風險，Si基集成面臨著巨大的挑戰，因而實現Si基上高遷移率器件的製備和兼容是解決這一問題的有效途徑，因此實現Si基上的II1-V族器件的製備是應對Si基集成挑戰的有效方法。
在Si襯底上外延高質量的II1-V族半導體材料是製備Si基高遷移率器件的前提。但是InP材料與Si的晶格失配較大，熱適配較大，因此在異質外延時會產生大量的位錯。同時，由於極性材料在非極性襯底上外延以及襯底臺階的存在，外延層中會產生大量的反相疇(Ant1-phase domain, APD),反相疇邊界(Ant1-phase boundary, APB)是載流子的散射和複合中心，同時在禁帶引入缺陷能級。這些位錯和反相疇邊界會一直延伸到外延層的表面，嚴重影響了外延層的質量，降低載流子的遷移率。Si基II1-V族HEMT器件的製備必須解決InP與Si的晶格失配和反相疇這兩個問題。發明內容
(一 )要解決的技術問題
本發明的目的在於，提供一種在Si基上製備InP基HEMT的方法，該方法可以在Si基上製備InP基HEMT器件，該類型的HEMT器件可以與傳統的Si工藝兼容，提高器件速率，降低功耗，並且極大的擴展了 HEMT的應用領域。該方法使用MOCVD生長技術，通過改變原料並結合高深寬比溝槽限制技術，抑制了 InP/Si界面失配位錯的產生和APD向在垂直方向向外延層的延伸，從而得到高質量的InP外延層，進而在溝道內高質量外延層上設計製作高遷移率場效應電晶體(HEMT)器件。
( 二)技術方案
為解決上述技術問題，本發明提出一種在Si基上製備InP基HEMT的方法，包括如下步驟:步驟S1:在矽襯底上生長SiO2層；步驟S2:刻蝕所述SiO2層，以在該SiO2層上形成多個溝槽，並使溝槽底部露出所述矽襯底；步驟S3:採用低壓MOCVD工藝在所述溝槽內依次生長第一 InP緩衝層、摻Fe的InP半絕緣層、第二 InP緩衝層、GaInAs溝道層、AlInAs隔離層、摻雜Si的AlInAs供應層、勢壘層、摻雜Si的GaInAs接觸層；步驟S4:在所述摻雜Si的GaInAs接觸層上製作源極、漏極和柵極。
在本發明的一種具體實施例中，所述Si襯底為P型電阻率大於2000 Qcm的高阻(OOl)Si0
在本發明的一種具體實施例中，所述SiO2層的厚度為500 lOOOnm，所述溝槽的寬度為200 300nm。
在本發明的一種具體實施例中，在所述步驟S2中，當所述溝槽底部的SiO2層的厚度為一定厚度時停止刻蝕並清洗溝槽，以除去所述溝槽底部剩餘的SiO2層，以露出矽襯底
在本發明的一種具體實施例中，在所述步驟S3中，所述低壓MOCVD工藝控制反應室生長壓力為70 120mBar。
在本發明的一種具體實施例中，在所述步驟S3中，生長所述第一 InP緩衝層的生長溫度和生長速率低於生長其他各層的生長溫度和生長速率。
在本發明的一種具體實施例中，所述生長所述第一 InP緩衝層的生長溫度在450 550°C之間，生長速率為0.1 0.5nm/s ;生長共他各層的生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s。
在本發明的一種具體實施例中，在所述步驟S3中，在生長完所述各層之後，將超出溝槽的所述摻雜Si的GaInAs接觸層拋光，拋光至與所述SiO2層大致齊平。
在本發明的一種具體實施例中，所述GaInAs溝道層7的原子配比為Ga。.47In0.53As。
在本發明的一種具體實施例中，所述AlInAs供應層的原子配比為Ala48Ina52As15
(三)有益效果
本發明通過用金屬有機物化學氣相外延(MOCVD)與高深寬比溝槽限制的方法結合，使InP/Si界面的失配位錯和反相疇邊界截止在SiO2壁上，在Si襯底生長得到高質量的InP異質外延層。
本發明通過改變生長原料，降低生長溫度，優化生長速率等其他參數，減少異質界面的缺陷，提高外延層的質量。
本發明能在高質量的InP外延層上進一步製備Si基的InP基HEMT (高電子遷移率場效應電晶體)器件。
圖1為根據本發明的方法在Si襯底上生長SiO2層後的結構示意圖2為根據本發明的方法在光刻後形成SiO2溝槽的結構示意圖3為根據本發明的方法清洗掉溝槽內薄層SiO2的結構示意圖4為根據本發明的方法在溝槽中生長半絕緣磷化銦摻鐵層及磷化銦緩衝層後的結構不意圖5為圖4的單個溝道的結構示意圖6為根據本發明的方法在InP緩衝層上生長摻Fe的InP半絕緣層的結構示意圖
圖7為根據本發明的方法在摻Fe的InP半絕緣層上生InP緩衝層的結構示意圖
圖8為根據本發明的方法在InP緩衝層上生長GaInAs溝道層的結構示意圖9為根據本發明的方法在GaInAs溝道層上外延AlInAs隔離層的結構示意圖10為根據本發明的方法在AlInAs隔離層上生長摻雜Si的AlInAs的供應層的結構示意圖11為根據本發明的方法在AlInAs的供應層上外延AlInAs勢壘層的結構示意圖12為根據本發明的方法在AlInAs勢壘層上生長摻雜Si的GaInAs的接觸層的結構示意圖13為根據本發明的方法採用化學機械拋光將GaInAs接觸層拋光至與SiO2層齊平的結構示意圖14為根據本發明的方法在GaInP接觸層上製備源極、漏極和柵極的結構示意圖。
具體實施方式
為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明作進一步的詳細說明。
圖1 圖14顯示了本發明的一個實施例的在Si基上製備InP基HEMT的方法的各步驟。請參閱圖1 圖14，本發明的方法包括以下步驟:
步驟S1:在矽襯底上生長SiO2層。
在該實施例中，如圖1所示，在Si襯底I上生長SiO2層2，所述Si襯底I為p型電阻率大於2000 Ω cm的高阻(001) Si，所述SiO2層2的厚度為500 IOOOnm ；
步驟S2:刻蝕所述SiO2層，以在該SiO2層上形成多個溝槽，並使溝槽底部露出所述矽襯底。
在該實施例中，採用光刻和RIE (等離子刻蝕)方法在SiO2層2上沿著矽襯底I的〈110〉方向刻蝕出多個溝槽3，其中溝槽3的寬度為200 300nm，為了保護矽襯底不受刻蝕的損害，當溝槽3底部的SiO2層2的厚度約為25nm左右時停止刻蝕，如圖2所示；然後，分別用piranha (濃硫酸和雙氧水)、SC2 (鹽酸和雙氧水)、HF和去離子水清洗溝槽，以除去溝槽底部剩餘的SiO2層，以露出矽襯底，如圖3所示。
步驟S3:採用低壓MOCVD (金屬有機物化學氣相外延)工藝在溝槽內依次生長第一 InP緩衝層、摻Fe的InP半絕緣層、第二 InP緩衝層、GaInAs溝道層、Al InAs隔離層、摻雜Si的AlInAs供應層、勢壘層、摻雜Si的GaInAs接觸層。
所謂低壓MOCVD工藝是指反應室生長壓力在70 120mBar下的金屬有機物化學氣相外延工藝。
本發明在生長壓力為70 120mbar下，採用MOCVD的方法，先在較低的溫度和較低的生長速率下，在溝槽3內生長第一 InP緩衝層4，如圖4和圖5所示，其中為了清楚起見，圖5僅顯示了一個溝槽的情況。即，生長第一 InP緩衝層4的生長溫度和生長速率控制在低於生長其他各層的生長溫度和生長速率。
然後，如圖6 圖12所示，在70 120mbar條件下，生長摻Fe的InP半絕緣層5、第二 InP緩衝層6、GaInAs溝道層7、AlInAs隔離層8、摻雜Si的AlInAs供應層9、勢壘層10、摻雜Si的GaInAs接觸層11。
在該實施例中，所述低壓MOCVD工藝中以三乙基銦、磷烷，叔丁基二氫砷、三乙基鎵、三甲基鋁和矽烷作為原料。當生長第一 InP緩衝層4時，生長溫度在450 550°C之間，生長速率為0.1 0.5nm/s,生長厚度為100 200nm。當生長摻Fe的InP半絕緣層5時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s,生長厚度為200 300nm，摻雜源使用二乙基鐵固體源，電阻濃度大於IO7歐姆每平方釐米。當生長第二 InP緩衝層6時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s,生長厚度為300nm。當生長GaInAs溝道層7時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s,生長厚度為30nm Jy^iiGaInAs溝道層7的原子配比為Gaa47Ina53As。當生長AlInAs隔離層8時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s,生長厚度為10nm。當生長摻雜Si的AlInAs供應層9時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s,生長厚度為5nm，原子配比為Ala48Ina52As15當生長勢壘層10時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s,生長厚度為10nm。當生長摻雜Si的GaInAs接觸層11時，生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s，生長厚度為100 150nm，Si摻雜濃度為 lX109/cm3。
在生長完上述各層之後，採用化學拋光的方法，將超出溝槽的摻雜Si的GaInAs接觸層11拋光，拋光至與SiO2層2大致齊平，如圖13所 示。
步驟S4:在摻雜Si的GaInAs接觸層11上製作源極、漏極和柵極。
在該實施例中，採用蒸鍍的方法在GaInAs接觸層上製備源極12、漏極13和柵極14，各電極採用Au/Ge/Ni (金鍺鎳)和Au (金)多層金屬結構，由此完成HEMT器件的製備，如圖14所示。
以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種在Si基上製備InP基HEMT的方法，其特徵在於，包括如下步驟: 步驟S1:在矽襯底上生長SiO2層； 步驟S2:刻蝕所述SiO2層，以在該SiO2層上形成多個溝槽，並使溝槽底部露出所述矽襯底； 步驟S3:採用低壓MOCVD工藝在所述溝槽內依次生長第一 InP緩衝層、摻Fe的InP半絕緣層、第二 InP緩衝層、GaInAs溝道層、AlInAs隔離層、摻雜Si的AlInAs供應層、勢壘層、慘雜Si的GaInAs接觸層； 步驟S4:在所述摻雜Si的GaInAs接觸層上製作源極、漏極和柵極。
2.如權利要求1所述的在Si基上製備InP基HEMT的方法，其特徵在於，所述Si襯底為P型電阻率大於2000 Ω cm的高阻(001) Si。
3.如權利要求1所述的在Si基上製備InP基HEMT的方法，其特徵在於，所述SiO2層的厚度為500 lOOOnm，所述溝槽的寬度為200 300nm。
4.如權利要求1所述的在Si基上製備InP基HEMT的方法，其特徵在於，在所述步驟S2中，當所述溝槽底部的SiO2層的厚度為一定厚度時停止刻蝕並清洗溝槽，以除去所述溝槽底部剩餘的SiO2層，以露出矽襯底。
5.如權利要求1所述的在Si基上製備InP基HEMT的方法，其特徵在於，在所述步驟S3中，所述低壓MOCVD工藝控制反應室生長壓力為70 120mBar。
6.如權利要求5所述的在Si基上製備InP基HEMT的方法，其特徵在於，在所述步驟S3中，生長所述第一 InP緩衝層的生長溫度和生長速率低於生長其他各層的生長溫度和生長速率。
7.如權利要求6所述的在Si基上製備InP基HEMT的方法，其特徵在於，所述生長所述第一 InP緩衝層的生長溫度在450 550°C之間，生長速率為0.1 0.5nm/s ;生長共他各層的生長溫度在600 700°C之間，生長速率為0.8 1.2nm/s。
8.如權利要求5所述的在Si基上製備InP基HEMT的方法，其特徵在於，在所述步驟S3中，在生長完所述各層之後，將超出溝槽的所述摻雜Si的GaInAs接觸層拋光，拋光至與所述SiO2層大致齊平。
9.如權利要求1-8中任一項所述的在Si基上製備InP基HEMT的方法，其特徵在於，所述GaInAs溝道層7的原子配比為Gaa47Ina 53As。
10.如權利要求1-8中任一項所述的在Si基上製備InP基HEMT的方法，其特徵在於，所述AlInAs供應層的原子配比為Ala48Ina52As。
全文摘要
本發明公開了一種在Si基上製備InP基HEMT的方法，包括步驟S1在矽襯底上生長SiO2層；步驟S2刻蝕所述SiO2層，以在該SiO2層上形成多個溝槽，並使溝槽底部露出所述矽襯底；步驟S3採用低壓MOCVD工藝在所述溝槽內依次生長第一InP緩衝層、摻Fe的InP半絕緣層、第二InP緩衝層、GaInAs溝道層、AlInAs隔離層、摻雜Si的AlInAs供應層、勢壘層、摻雜Si的GaInAs接觸層；步驟S4在所述摻雜Si的GaInAs接觸層上製作源極、漏極和柵極。本發明通過改變生長原料，降低生長溫度，優化生長速率，減少了異質界面的缺陷，提高了外延層的質量。
文檔編號H01L21/335GK103137477SQ20131006110
公開日2013年6月5日 申請日期2013年2月27日 優先權日2013年2月27日
發明者李士顏, 周旭亮, 於鴻豔, 李夢珂, 米俊萍, 潘教青 申請人:中國科學院半導體研究所