存儲器系統及只讀存儲器系統的製作方法
2023-06-07 08:02:56 2
專利名稱：存儲器系統及只讀存儲器系統的製作方法
技術領域：
本發明是有關於集成電路設計，特別是有關於一種在觸發數據儲存前對存儲器位線放電的系統，以增加讀取速度。
背景技術：
各式型態的存儲器廣泛地應用於今日的計算裝置。它們包括只讀存儲器(read only memory；ROM)及隨機存取存儲器(random access memory；RAM)。ROM一般用於計算機裝置中的儲存媒介。因為它不易被寫入，所以主要用途為儲存韌體(firmware)或與硬體密切相關的軟體，且不需經常升級。
傳統用來感測存儲單元狀態的方法是利用感測放大器配合鎖存器(latch)。因為已充電的位線(Bit-line)會漏電至既定「High」與「Low」狀態的電壓電平，所以感測放大器從感測已充電的位線的電壓來決定存儲單元的狀態。然而，已充電的位線漏電至既定「High」與「Low」狀態的電壓電平所需的時間幅度並不相同。因為「High」狀態的電壓電平遠高於「Low」狀態的電壓電平，所以從「High」狀態的電壓電平漏電至「Low」狀態的電壓電平所需的時間幅度相當大。讀取幅度受電壓漏電至既定電壓電平需要的時間幅度所影響。若無足夠的讀取幅度會影響讀取結果而造成可靠度問題。目前，因為在鎖存前，沒先將位線放電，ROM的讀取時間也很慢。如此造成額外的時間延遲拖慢了讀取過程。
因此，需要提供一種具有可靠的狀態偵測而不會延遲過長時間的電路設計。
發明內容
有鑑於此，為了解決上述問題，本發明主要目的在於提供一種存儲器存取方法及一種存儲器系統以縮短存儲單元的存取時間。
本發明提供的存儲器系統包括至少一存儲單元、至少一位線放電次系統(具有至少一放電模組，每個放電模組耦接至位線，而位線又耦接至至少一存儲單元，用以在放電控制信號觸發時，將位線降低一電壓電平)、至少一感測放大器(耦接至位線，用以在選取的存儲單元中決定所要儲存的數據)、以及至少一鎖存模組(用以在鎖存致能信號觸發時，儲存由感測放大器決定所要儲存的數據)，其中放電控制信號在鎖存致能信號觸發之前被觸發，以便降低位線的電壓電平而加速數據的讀取。
本發明所述的存儲器系統，更包括一預先充電模組，用以對耦接至上述位線的一信號進入線充電，進而對上述位線充電。
本發明所述的存儲器系統，更包括一位線選擇模組，用以將上述感測放大器耦接至一所選取的位線，以存取上述所被選取的存儲單元。
本發明所述的存儲器系統，每一放電模組是一電晶體，當上述放電控制信號作用於上述電晶體的柵極時，用以降低上述位線的電壓電平。
本發明還提供一種只讀存儲器系統，所述只讀存儲器系統包括至少一存儲單元；至少一位線放電次系統，具有至少一放電模組，每一放電模組耦接至一位線，而上述位線又耦接至至少一存儲單元，以便在一放電控制信號觸發時，降低上述位線的一電壓電平；至少一感測放大器，耦接至上述位線，用以在一選取的存儲單元中決定所要儲存的數據；以及至少一鎖存模組，用以在一鎖存致能信號觸發時，儲存由上述感測放大器決定所要儲存的數據，其中上述放電控制信號在上述鎖存致能信號觸發之前被觸發，以便降低上述位線的電壓電平而加速數據的讀取。
本發明所述的只讀存儲器系統，更包括一預先充電模組，用以對耦接至上述位線的一信號進入線充電，進而對上述位線充電。
本發明所述的只讀存儲器系統，更包括一位線選擇模組，用以將上述感測放大器耦接至一所選取的位線，以存取上述所被選取的存儲單元。
本發明所述的只讀存儲器系統，上述放電模組是一電晶體，當上述放電控制信號作用於上述電晶體的柵極時，用以降低上述位線的電壓電平。
本發明還提供一種只讀存儲器系統，所述只讀存儲器系統包括至少一存儲單元；至少一位線放電次系統，具有至少一放電模組，每一放電模組耦接至一位線，而上述位線又耦接至至少一存儲單元，以便在一放電控制信號觸發時，降低上述位線的一電壓電平；至少一感測放大器，耦接至上述位線，用以在一選取的存儲單元中決定所要儲存的數據；至少一位線選擇模組，用以耦接一所選取的位線至上述感測放大器；以及至少一鎖存模組，用以在一鎖存致能信號觸發時，儲存由上述感測放大器決定所要儲存的數據，其中上述放電控制信號在上述鎖存致能信號觸發之前被觸發，以便降低上述位線的電壓電平而加速數據的讀取。
本發明所述的只讀存儲器系統，更包括一預先充電模組，用以對耦接至上述位線的一信號進入線充電，進而對上述位線充電。
本發明所述的只讀存儲器系統，上述放電模組是一電晶體，當上述放電控制信號作用於上述電晶體的柵極時，用以降低上述位線的電壓電平。
本發明所述存儲器系統及只讀存儲器系統，可縮短存儲單元的存取時間。
圖1是顯示依據本發明實施例具有一位線放電次系統的存儲電路圖；圖2是顯示圖1中電路的輸入信號的時序圖。
具體實施例方式
無論如何，本發明的建構及操作方法，連同其額外目的及優點，從以下實施例的說明配合相關圖示，將可被充分了解。
為使本發明的上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下以下提供在鎖存模組被致能以記錄數據之前，先將存儲單元陣列的位線放電，以達成較佳讀取速度及幅度的詳細說明。
圖1是顯示為改善ROM的讀取速度及幅度，本發明實施例的一位線放電機制，以及以存儲單元陣列實現的次系統101的電路圖100。如眾所已知，存儲單元陣列(memory cell array)包括一個以上存儲單元(memory cell)、一位線(bit-line)、及一字線(word-line)。在本實施例中僅為說明起見，存儲單元陣列具有18個存儲單元102(位於6列3行的矩陣)。每一存儲單元102耦接至一位線104及一字線106，其中位線提供存取存儲單元的行地址，而字線提供存取存儲單元的列地址。
舉例來說，當一位線104被充電且「High」的信號作用於一字線106，一存儲單元102便被選取。每一位線亦各耦接至一選擇模組108、110或112，上述選擇模組是當耦接至特定位線的存儲單元被編程或讀取時，用作耦接對應位線至信號進入線114的開關。每一選擇模組108、110及112，通常由個別的選擇信號所控制，而此選擇信號可導通特定模組108、110或112，以提供對應位線所需的電流。上述選擇模組108、110及112，如圖1所示以PMOS電晶體為佳。當通過導通預先充電模組116來編程一存儲單元時，信號進入線114以源極電壓來預先充電。感測放大器130(耦接至信號進入線114上的節點119)在讀取過程中用以決定所選取存儲單元的狀態。感測放大器130更耦接至一鎖存模組132，該鎖存模組132通過鎖存致能信號觸發來儲存由感測放大器130所感測的數據以產生最後輸出。
存儲器的讀取速度大致上依鎖存模組讀取存儲單元「Low」狀態的速度而定。亦即，若較早觸發鎖存致能信號，則可改善讀取速度。為加速存儲單元的讀取速度，於位線實施一放電次系統(一組放電模組)，以便在鎖存模組132被觸發之前協助位線放電。上述放電模組以與存儲單元近似類型的電晶體為佳，以便易於計算或預估放電時間。舉例而言，一組NOMS電晶體120、122及124被用於放電次系統，且通過放電控制線126所提供的放電控制信號來控制。
在鎖存模組被觸發之前將位線放電，可快速放電，因此可使「Low」狀態較早讀取。因為鎖存模組在位線漏電至某電壓電平時才會觸發，故此「Low」狀態一般需要最長的讀取時間。通過將位線放電，可縮短讀取周期，因而改善讀取速度。此外，對ROM的讀取幅度亦有助益。值得注意的是，即使加速位線放電，對「High」狀態的讀取動作而言，仍有足夠的讀取幅度。
當存儲單元102在「Low」狀態被讀取時，「Low」控制信號將作用於預先充電模組116的柵極，以將其導通使供應電壓能對信號進入線114預先充電。當信號進入線114被充電時，模組116被截斷，而模組108將被導通，以提供必要電流予位線104。字線106將施加一必要信號以選取存儲單元102所在的列。當位線104已充電且字線106具有「High」信號，存儲單元102會被選取，且感測放大器可讀取存儲單元102的狀態。預先編程電壓的門檻值被用以決定存儲單元102的狀態為「High」或「Low」。要注意的是，讀取信號會持續漏失，且一旦達到「Low」狀態的讀取幅度，放電控制線126將提供必要信號以導通NMOS電晶體120，將位線104放電。另外要注意的是，鎖存致能信號在放電過程被用來記錄感測放大器所讀取的數據，以提供被選取存儲單元102的狀態。
圖2中的時序圖200是顯示電路圖100所有輸入信號的時序。該時序圖亦通過顯示信號進入線114的信號，來呈現讀取速度如何增加。
為進一步說明，圖1中節點119的兩個感測輸入信號202及204重疊置於圖2。當然，此二信號不會同時供應至感測放大器。當被選取的存儲單元處於「High」的狀態時，感測輸入信號202代表信號進入線的信號，而當被選取的存儲單元處於「Low」的狀態時，則產生感測輸入信號204。預先充電信號206是控制預先充電模組116的柵極，而放電信號208是信號線126上的控制信號，用以控制放電模組120-124的柵極。放電及預先充電信號皆影響感測輸入信號202及204的波形。
當預先充電信號206從「High」切換至「Low」，圖1中模組116被導通，以對信號進入線114充電，因此導致節點119的感測輸入信號204提升至「High」的電平。當預先充電信號206從「Low」切換至「High」，感測輸入信號202及204將因漏電而向下傾斜。對代表圖1中信號進入線114的信號的感測輸入信號202而言，當被選取的存儲單元處於「High」的狀態，信號在經過某種程度漏電後向上回升。在經過一段時間後，放電信號208將被切換至「High」，以導通NMOS電晶體120、122及124，而使感測輸入信號202及204被放電至零。在經過一段既定時間後，鎖存致能信號210將被切換至「High」，以觸發鎖存模組儲存及輸出所感測的數據。
當感測放大器感測到存儲單元的輸出時，一組讀取幅度212及214被預先編程，以使感測放大器可決定所選取的存儲單元處於「High」或「Low」的狀態。在較佳實施例中，「High」狀態與「Low」狀態的讀取幅度212與214被編程，以使高於「High」狀態的讀取幅度212的信號，被視為「High」的狀態，而低於「Low」狀態的讀取幅度214的信號，被視為「Low」的狀態。
在此例中，當鎖存致能信號210被切換至「High」時，感測輸入信號202約在「High」狀態的讀取幅度212(低於當放電信號一開始被觸發，相同信號的電壓電平)。同樣地，當鎖存致能信號210被切換至「High」時，感測輸入信號204在「Low」狀態的讀取幅度214。標示為「cp」的虛線僅作為指出兩幅度間的約略中點。注意時脈信號216是本系統的時序信號，且諸如預先充電信號206及放電信號208等輸入信號皆以時脈信號216的時序來進行同步。
在時間幅度218內，在位線充電後，當預先充電信號206從「Low」狀態切換至「High」時，呈現感測輸入信號202及204漏電壓的比率。放電信號208切換至「High」與鎖存致能信號210切換至「High」的時間間隔即時間幅度220。時間幅度220亦為位線放電至「High」或「Low」狀態的讀取幅度212或214所需的時間長度。時間幅度222顯示，若位線尚未被放電，感測輸入信號204便會產生此額外的延遲時間。本發明無須鎖存模組等待該額外的時間幅度222，因而加快了讀取速度。從另一方面來看，時間幅度220受控制且為既定，因而不會使存儲單元的「High」的狀態被解讀成「Low」的狀態。此外，存儲元件的存取時間是時間幅度218與220之和。
放電次系統(包括NMOS電晶體120、122與124)因感測輸入信號202與204更加急遽下降，而加速讀取過程。通過此法，縮短了ROM的存取時間，且將讀取「High」與「Low」的時間幅度最佳化。以較大的讀取幅度或許可達到較佳的效果。下列表1亦說明根據本發明的實施例所設計的存儲元件與類似的傳統存儲元件的比較結果，並假設其具有2M位及1024條位線。
表1
經過比較可看出，存取時間從4.8ns縮短至4.1ns，亦即改善了0.7ns。此外，「High」狀態的讀取幅度從417mV降至367mV(仍高於「Low」狀態的讀取幅度)。
雖然本發明已通過較佳實施例說明如上，但該較佳實施例並非用以限定本發明。本領域的技術人員，在不脫離本發明的精神和範圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發明的保護範圍以權利要求書的範圍為準。
附圖中符號的簡單說明如下100電路圖101次系統102存儲單元104位線106字線108、110、112選擇模組114信號進入線116預先充電模組119節點120、122、124放電模組126放電控制線
130感測放大器132鎖存模組200時序圖202、204感測輸入信號206預先充電信號208放電信號210鎖存致能信號212、214讀取幅度216時脈信號218、220、222時間幅度cp212與214的約略中點
權利要求
1.一種存儲器系統，所述存儲器系統包括至少一存儲單元；至少一位線放電次系統，具有至少一放電模組，每一放電模組耦接至一位線，而上述位線又耦接至至少一存儲單元，以便在一放電控制信號觸發時，降低上述位線的一電壓電平；至少一感測放大器，耦接至上述位線，用以在一選取的存儲單元中決定所要儲存的數據；以及至少一鎖存模組，用以在一鎖存致能信號觸發時，儲存由上述感測放大器決定所要儲存的數據，其中上述放電控制信號在上述鎖存致能信號觸發之前被觸發，以便降低上述位線的電壓電平而加速數據的讀取。
2.根據權利要求1所述的存儲器系統，其特徵在於，更包括一預先充電模組，用以對耦接至上述位線的一信號進入線充電，進而對上述位線充電。
3.根據權利要求1所述的存儲器系統，其特徵在於，更包括一位線選擇模組，用以將上述感測放大器耦接至一所選取的位線，以存取上述所被選取的存儲單元。
4.根據權利要求1所述的存儲器系統，其特徵在於，每一放電模組是一電晶體，當上述放電控制信號作用於上述電晶體的柵極時，用以降低上述位線的電壓電平。
5.一種只讀存儲器系統，所述只讀存儲器系統包括至少一存儲單元；至少一位線放電次系統，具有至少一放電模組，每一放電模組耦接至一位線，而上述位線又耦接至至少一存儲單元，以便在一放電控制信號觸發時，降低上述位線的一電壓電平；至少一感測放大器，耦接至上述位線，用以在一選取的存儲單元中決定所要儲存的數據；以及至少一鎖存模組，用以在一鎖存致能信號觸發時，儲存由上述感測放大器決定所要儲存的數據，其中上述放電控制信號在上述鎖存致能信號觸發之前被觸發，以便降低上述位線的電壓電平而加速數據的讀取。
6.根據權利要求5所述的只讀存儲器系統，其特徵在於，更包括一預先充電模組，用以對耦接至上述位線的一信號進入線充電，進而對上述位線充電。
7.根據權利要求5所述的只讀存儲器系統，其特徵在於，更包括一位線選擇模組，用以將上述感測放大器耦接至一所選取的位線，以存取上述所被選取的存儲單元。
8.根據權利要求5所述的只讀存儲器系統，其特徵在於，上述放電模組是一電晶體，當上述放電控制信號作用於上述電晶體的柵極時，用以降低上述位線的電壓電平。
9.一種只讀存儲器系統，所述只讀存儲器系統包括至少一存儲單元；至少一位線放電次系統，具有至少一放電模組，每一放電模組耦接至一位線，而上述位線又耦接至至少一存儲單元，以便在一放電控制信號觸發時，降低上述位線的一電壓電平；至少一感測放大器，耦接至上述位線，用以在一選取的存儲單元中決定所要儲存的數據；至少一位線選擇模組，用以耦接一所選取的位線至上述感測放大器；以及至少一鎖存模組，用以在一鎖存致能信號觸發時，儲存由上述感測放大器決定所要儲存的數據，其中上述放電控制信號在上述鎖存致能信號觸發之前被觸發，以便降低上述位線的電壓電平而加速數據的讀取。
10.根據權利要求9所述的只讀存儲器系統，其特徵在於，更包括一預先充電模組，用以對耦接至上述位線的一信號進入線充電，進而對上述位線充電。
11.根據權利要求9所述的只讀存儲器系統，其特徵在於，上述放電模組是一電晶體，當上述放電控制信號作用於上述電晶體的柵極時，用以降低上述位線的電壓電平。
全文摘要
本發明提供一種存儲器系統及只讀存儲器系統，用以縮短存儲單元的存取時間。上述存儲器系統包括至少一存儲單元、至少一位線放電次系統，具有至少一放電模組，每個放電模組耦接至位線，而位線又耦接至至少一存儲單元，用以在放電控制信號觸發時，將位線降低一電壓電平；至少一感測放大器，耦接至位線，用以在選取的存儲單元中決定所要儲存的數據；以及至少一鎖存模組，用以在鎖存致能信號觸發時，儲存由感測放大器決定所要儲存的數據。其中放電控制信號在鎖存致能信號觸發之前被觸發，以便降低位線的電壓電平而加速數據的讀取。本發明可縮短存儲單元的存取時間。
文檔編號G11C11/401GK1862702SQ200610078210
公開日2006年11月15日 申請日期2006年5月12日 優先權日2005年5月13日
發明者李政宏, 吳經緯, 廖宏仁 申請人:臺灣積體電路製造股份有限公司