一種低電壓單端讀寫sram存儲單元及控制方法
2023-06-04 16:56:11 1
一種低電壓單端讀寫sram存儲單元及控制方法
【專利摘要】本發明公開了一種基於反饋環切斷的低電壓單端讀寫SRAM存儲單元及控制方法，包括SRAM基本存儲結構和讀寫分離式的單端電路結構；所述SRAM基本存儲結構由交叉耦合反相器構成；所述讀寫分離式單端電路結構包括寫支路和讀支路，寫支路上設置有交叉耦合反相器的正反饋環切斷開關，且寫支路所連接的寫字線WWL上設置有寫字線電壓提升電路；讀支路所連接的虛擬地線VGND上設置有虛擬地驅動電路。本發明具有讀寫操作分離，讀寫穩定性裕度高，寬電壓域工作等優點。
【專利說明】—種低電壓單端讀寫SRAM存儲單元及控制方法
【技術領域】
[0001]本發明涉及模擬電路領域，特別是靜態隨機存儲器(SRAM)存儲單元的設計。
【背景技術】
[0002]作為晶片高速緩存的SRAM是集成電路晶片的關鍵模塊之一，SRAM存儲單元的性能(包括讀寫速度、穩定性和功耗)直接決定晶片乃至片上系統(簡稱SoC)的整體性能水平。以新一代可攜式電子設備、無線傳感網(簡稱WSN)、植入式醫療設備等為代表的典型應用，對SRAM存儲單元的指標要求越來越高。近年來，創新的高性能、高穩定性、寬電壓甚至亞閾值域的SRAM存儲單元設計逐漸成為業界的研究熱點。
[0003]傳統6管SRAM存儲單元以交叉耦合反相器作為基本存儲結構，位線讀寫復用。在常規電源電壓下，傳統6管SRAM存儲單元具有時序控制簡單、穩定性佳和讀寫速度綜合指標較高等優點。但在先進工藝下，隨著工藝變化增加和電源電壓下降，傳統6管SRAM存儲單元存在讀寫噪聲容限指標相互制約的矛盾，低電壓下讀寫穩定性裕度急劇下降，甚至發生讀與錯誤。
[0004]Chang L等人的論文「An 8T-SRAM for Variability Tolerance and Low-VoltageOperat1n in High-Performance Caches」提出了一種新型的 8 管 SRAM 存儲單兀(RD_8T),通過讀寫操作分離的設計，解決了讀寫噪聲容限指標相互制約的矛盾。但是RD_8T採用單端讀結構，受位線洩漏電流的影響較大，在低電壓下性能較差。
[0005]B.H.Calhoun和 A.P.Chandrakasan在文獻「A 256-kb 65_nm Sub-threshold SRAMDesign for Ultra-Low-Voltage Operat1n」 中提出了一種讀寫分離的 10 管 SRAM 存儲單元(簡稱RD_10T)。該存儲單元通過在讀支路串聯一個讀字線(簡稱RWL)控制的NMOS管，利用電晶體堆疊效應，有效降低了讀支路的洩漏電流。論文指出，相比於8管結構，10管單元的位線洩漏電流降低了 55.5倍。RD_10T雖然解決了亞閾值洩漏電流的影響，適合極低電壓的應用，但是10管存儲單元面積開銷較大，一般僅用於小容量、極低功耗的應用領域，如植入醫療設備、物聯網晶片等。
【發明內容】
[0006]要解決的技術問題:針對現有技術的不足，本發明提出一種低電壓單端讀寫SRAM存儲單元，解決傳統的6管SRAM存儲單元結構讀寫噪聲容限指標相互制約矛盾，低電壓下讀寫穩定性裕度急劇下降甚至無法正確讀寫的問題。
[0007]技術方案:為解決上述技術問題，本發明採用以下技術方案:
[0008]一種低電壓單端讀寫SRAM存儲單元，包括SRAM基本存儲結構和讀寫分離式的單端電路結構；所述SRAM基本存儲結構由交叉耦合反相器構成；所述讀寫分離式單端電路結構包括寫支路和讀支路，寫支路上設置有交叉耦合反相器的正反饋環切斷開關，且寫支路所連接的寫字線WWL上設置有寫字線電壓提升電路；讀支路所連接的虛擬地線VGND上設置有虛擬地驅動電路。這裡的寫字線電壓提升電路和虛擬地驅動電路均為現有技術，本領域技術人員有能力根據現有知識設計並用於輔助本發明的SRAM存儲單元功能的實現。
[0009]本發明中包括8個MOS管，分別為第一 P型金屬氧化物電晶體Ml、第二 P型金屬氧化物電晶體M2、第三N型金屬氧化物電晶體M3、第四N型金屬氧化物電晶體M4、第五N型金屬氧化物電晶體M5、第六N型金屬氧化物電晶體M6、第七N型金屬氧化物電晶體M7和第八N型金屬氧化物電晶體M8，各MOS管之間以及各MOS管與SRAM存儲單元外部線路之間的連接關係如下:
[0010]第一 P型金屬氧化物電晶體Ml的源極、第二 P型金屬氧化物電晶體M2的源極和存儲陣列電源電壓VDD相連；第一 P型金屬氧化物電晶體Ml的柵極、第三N型金屬氧化物電晶體M3的柵極、第二 P型金屬氧化物電晶體M2的漏極、第四N型金屬氧化物電晶體M4的漏極和第七N型金屬氧化物電晶體M7的柵極相連；第二 P型金屬氧化物電晶體M2的柵極、第四N型金屬氧化物電晶體M4的柵極、第一 P型金屬氧化物電晶體Ml的漏極、第五N型金屬氧化物電晶體M5的漏極和第六N型金屬氧化物電晶體M6的源極相連；第五N型金屬氧化物電晶體M5的源極和第三N型金屬氧化物電晶體M3的漏極相連；第三N型金屬氧化物電晶體M3的源極、第四N型金屬氧化物電晶體M4的源極和存儲陣列地GND相連；
[0011]第五N型金屬氧化物電晶體M5的柵極作為反饋環切斷控制信號Cont輸入端；第六N型金屬氧化物電晶體M6的柵極作為寫字線WffL輸入端，第六N型金屬氧化物電晶體M6的漏極和寫位線WBL相連；第七N型金屬氧化物電晶體M7的源極和虛擬地線VGND相連；第八N型金屬氧化物電晶體M8的柵極作為讀字線RWL輸入端，第八N型金屬氧化物電晶體M8的漏極和讀位線RBL相連。
[0012]上述第一 P型金屬氧化物電晶體Ml、第二 P型金屬氧化物電晶體M2、第三N型金屬氧化物電晶體M3、第四N型金屬氧化物電晶體M4組成交叉耦合反相器，作為SRAM基本存儲結構；第五N型金屬氧化物電晶體M5通過控制其柵電壓在寫操作時切斷正反饋環，第六N型金屬氧化物電晶體M6為單端寫操作傳輸電晶體；第七N型金屬氧化物電晶體M7和第八N型金屬氧化物電晶體M8組成單端讀支路。
[0013]一種低電壓單端讀寫SRAM存儲單元的控制方法，根據狀態不同，按照讀操作、寫操作和保持狀態分為三種:
[0014]讀操作時，寫字線WffL保持低電平，讀字線RWL保持高電平，反饋環切斷控制信號Cont設為高電平，同時虛擬地驅動電路控制第七N型金屬氧化物電晶體M7的源極電壓使得虛擬地線VGND變為低電平，讀支路完成讀操作；
[0015]通過反饋環切斷控制信號Cont的高電平，第七N型金屬氧化物電晶體M7、第八N型金屬氧化物電晶體M8組成單端讀支路完成讀操作，同時第七N型金屬氧化物電晶體M7的源極電壓即虛擬地線VGND上的電壓迅速降低到低電平，這樣能保證快速讀操作，提高讀穩定性裕度；
[0016]寫操作時，反饋環切斷控制信號Cont設為低電平，同時寫字線電壓提升電路工作，通過寫字線WWL提高第六N型金屬氧化物電晶體M6的柵電壓，虛擬地驅動電路控制虛擬地線VGND保持高電平，寫支路完成寫操作；
[0017]通過反饋環切斷控制信號Cont的低電平切斷交叉耦合反相器形成的正反饋環，降低數據寫入的驅動能力要求，同時提高第六N型金屬氧化物電晶體M6的柵電壓，增強寫傳輸電晶體的驅動能力，保證低電壓下SRAM存儲單元仍能保持一定的寫操作速度；同時虛擬地線VGND保持高電平能夠抑制低電壓下存儲單元的洩漏電流；
[0018]保持模式時，反饋環切斷控制信號Cont、寫字線WWL、讀字線RWL均保持低電平，虛擬地驅動電路控制虛擬地線VGND保持高電平。保證了保持噪聲容限不受影響，且虛擬地線VGND保持高電平能夠抑制低電壓下存儲單元的洩漏電流。
[0019]有益效果:
[0020]本發明提出了一種低電壓單端讀寫的8管SRAM存儲單元，採用讀寫操作分離的設計，具有單端讀支路和單端寫支路，從根本上解決傳統6管單元結構讀寫噪聲容限指標相互制約的問題；
[0021]其中讀支路由兩個NMOS電晶體堆疊組成，通過讀支路連接讀位線RBL和內部存儲節點QB，從而避免讀操作時位線噪聲對內部節點的幹擾，大幅提高了讀穩定性裕度；
[0022]讀支路採用虛擬地線VGND技術，讀操作時虛擬地線VGND快速下拉到低電平，而在寫操作和保持模式下虛擬地線VGND保持高電平，抑制低電壓下存儲單元的洩漏電流；
[0023]另外，在交叉耦合反相器之間插入一個N型金屬氧化物電晶體，在寫操作時，反饋環切斷控制信號Cont控制第五N型金屬氧化物電晶體M5的柵電壓，在寫操作時切斷交叉耦合反相器形成的正反饋環，降低數據寫入的驅動能力要求，從而有效減少低電壓下寫入數據的延遲時間，並提高寫穩定性裕度；
[0024]寫字線WffL在寫操作時採用瞬時電壓提高技術，從而增加寫傳輸電晶體的驅動能力，特別在低電壓條件下能夠保證SRAM存儲單元維持一定的寫操作速度。
[0025]綜上所述，本發明利用反饋環切斷控制信號、寫字線電壓提升電路、虛擬地線VGND的控制，使得在常規電源電壓條件下保證讀寫性能，低電壓條件下保證一定的讀寫穩定性裕度，從而同時實現高性能和高能效，適合寬電壓域工作；
[0026]與傳統6管SRAM存儲單元相比，本發明具有讀寫操作分離、寬電壓域工作、低電壓下仍能在一定性能下正確工作的優點；與超8管SRAM存儲單元相比，本發明具有電路面積開銷較小、低電壓下讀寫速度快和穩定性裕度高的優點。
【專利附圖】
【附圖說明】
[0027]圖1為本發明提出的新型8管SRAM存儲單元及其外圍輔助設計電路圖。
[0028]圖2為本發明提出的8管SRAM存儲單元在讀操作時的操作示意及其等效電路圖；
[0029]圖3為本發明提出的8管SRAM存儲單元在寫操作時的操作示意及其等效電路圖；
[0030]圖4為本發明提出的8管SRAM存儲單元在保持模式時的操作示意及其等效電路圖；
[0031]圖5為本發明的提出的8管SRAM存儲單元讀、寫操作時的仿真波形圖；
[0032]圖6為本發明提出的8管SRAM存儲單元與傳統6管單元的讀噪聲容限仿真結果；
[0033]圖7為本發明提出的8管SRAM存儲單元與傳統6管單元的寫噪聲容限仿真結果；
[0034]圖8為本發明提出的8管SRAM存儲單元與傳統6管單元的保持噪聲容限仿真結果O
【具體實施方式】
[0035]下面結合附圖對本發明作更進一步的說明。
[0036]如圖1所示，為本發明提出的基於反饋環切斷的8管低電壓單端讀寫SRAM存儲單元設計詳細原理圖。本發明提出的一種基於反饋環切斷的寬電壓單端讀寫SRAM存儲單元具體電路結構設計，包括第五N型金屬氧化物電晶體M5的柵極作為反饋環切斷控制信號Cont輸入端；第六N型金屬氧化物電晶體M6的柵極作為寫字線WffL輸入端，第六N型金屬氧化物電晶體M6的漏極和寫位線WBL相連；第七N型金屬氧化物電晶體M7的源極和虛擬地線VGND相連；第八N型金屬氧化物電晶體M8的柵極作為讀字線RWL輸入端，第八N型金屬氧化物電晶體M8的漏極和讀位線RBL相連；第一 P型金屬氧化物電晶體Ml的源極、第二P型金屬氧化物電晶體M2的源極和存儲陣列電源電壓VDD相連；第一 P型金屬氧化物電晶體Ml的柵極、第三N型金屬氧化物電晶體M3的柵極、第二 P型金屬氧化物電晶體M2的漏極、第四N型金屬氧化物電晶體M4的漏極和第七N型金屬氧化物電晶體M7的柵極相連；第二 P型金屬氧化物電晶體M2的柵極、第四N型金屬氧化物電晶體M4的柵極、第一 P型金屬氧化物電晶體Ml的漏極、第五N型金屬氧化物電晶體M5的漏極和第六N型金屬氧化物電晶體M6的源極相連；第五N型金屬氧化物電晶體M5的源極和第三N型金屬氧化物電晶體M3的漏極相連；第七N型金屬氧化物電晶體M7的漏極和第八N型金屬氧化物電晶體M8的源極相連；第三N型金屬氧化物電晶體M3的源極、第四N型金屬氧化物電晶體M4的源極和存儲陣列地GND相連。
[0037]上述的8個MOS管構成了本發明中的SRAM基本存儲結構和讀寫分離式的單端電路結構，如圖1所示，還設置有寫字線電壓提升電路和虛擬地驅動電路，同一組的寫字線WWL和虛擬地線VGND上設置有多個本發明的8管結構，且寫字線WffL均連接到寫字線電壓提升電路上，虛擬地線VGND均連接到虛擬地驅動電路上，圖1中顯示寫字線WffL和虛擬地線VGND均有O?N個。
[0038]圖2至圖4分別給出了本發明提出的SRAM存儲單元分別在讀、寫、保持模式下的操作示意及其等效電路圖，其中以虛線分割的每幅圖的左側為操作示意圖，以虛線分割的每幅圖的右側為相應1吳式下的等效電路圖。
[0039]如圖2所示，讀操作時，讀字線RWL為高電平而寫字線WffL為低電平，反饋環切斷控制信號Cont為高電平，第七N型金屬氧化物電晶體M7、第八N型金屬氧化物電晶體M8組成單端讀支路完成讀操作，同時虛擬地線VGND通過控制第七N型金屬氧化物電晶體M7的源極電壓，虛擬地線VGND電壓迅速下拉到低電平，保證快速讀操作，提高讀穩定性裕度；
[0040]如圖3所示，寫操作時，寫字線WffL為高電平而讀字線RWL為低電平，反饋環切斷控制信號Cont為低電平，從而切斷交叉耦合反相器形成的正反饋環，降低數據寫入的驅動能力要求，同時寫字線電壓提升電路通過提高第六N型金屬氧化物電晶體M6的柵電壓，增強寫傳輸電晶體的驅動能力，能夠在低電壓條件下保證SRAM存儲單元維持一定的寫操作速度；
[0041]如圖4所示，保持模式下，反饋環切斷控制信號Cont、寫字線WWL、讀字線RWL均保持低電平，從而保證了保持噪聲容限不受影響。
[0042]上述寫操作和保持模式下，虛擬地線VGND保持高電平，從而抑制低電壓下存儲單元的洩漏電流。
[0043]下面結合仿真結果對本發明作進一步詳細描述。
[0044]圖5所示為本發明提出的8管SRAM存儲單元在電源電壓為0.6V時，讀、寫操作時的仿真波形圖。該圖按寫「O」、讀「O」、寫「I」、讀「I」的順序，按照從上到下的順序，列出的5幅仿真波形圖，第I幅中實線代表寫字線WWL、虛線代表寫位線WBL，第2幅代表反饋環切斷控制信號Cont，第3幅代表虛擬地線VGND，第4幅中實線代表讀字線RWL、虛線代表讀位線RBL，第5幅中實線代表交叉耦合反相器的內部存儲節點QB、虛線代表交叉耦合反相器中與內部存儲節點QB相對應的另一側的內部存儲節點Q。圖5反應了不同操作下的時控制信號及輸入/輸出的變化情況。圖5進一步解釋說明了 8管SRAM存儲單元讀、寫操作的時序控制及信號輸入/輸出的關係。從該圖中可以看到，電源電壓為0.6V，寫操作時，寫字線WWL電壓通過寫字線電壓提升電路上升到了 IV左右，保證了 SRAM存儲單元在低電壓仍能夠快速完成寫操作；讀操作時，虛擬地線VGND迅速下拉到低電平，而在寫操作時，虛擬地線VGND為高電平，有效抑制低電壓下SRAM存儲單元的洩漏電流。
[0045]圖6、圖7和圖8所示分別為本發明提出的8管SRAM存儲單元與傳統6管存儲單元的讀、寫和保持噪聲容限仿真結果圖。圖6中，0.6V時對應的傳統6管存儲單元的讀噪聲容限6T RS匪為137.3mV，而0.6V時對應的本發明提出的8管SRAM存儲單元的讀噪聲容限8T RS匪為250.4mV ;圖7中，0.6V時對應的傳統6管存儲單元的寫噪聲容限6T WS匪為218.2mV，而0.6V時對應的本發明提出的8管SRAM存儲單元的寫噪聲容限8T WS匪為250.6mV ;圖8中，0.6V時對應的傳統6管存儲單元的噪聲容限6T HS匪為204.9mV,而0.6V時對應的本發明提出的8管SRAM存儲單元的噪聲容限8T HS匪為247.3mV。從圖6、圖7和圖8中可以看出，本發明的基於反饋環切斷的8管低電壓單端讀寫SRAM存儲單元設計，其讀、寫和保持噪聲容限全面優於傳統的6管單元結構。
[0046]以上所述僅是本發明的優選實施方式，應當指出:對於本【技術領域】的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
【權利要求】
1.一種低電壓單端讀寫SRAM存儲單元，其特徵在於:包括SRAM基本存儲結構和讀寫分離式的單端電路結構；所述SRAM基本存儲結構由交叉耦合反相器構成；所述讀寫分離式單端電路結構包括寫支路和讀支路，寫支路上設置有交叉耦合反相器的正反饋環切斷開關，且寫支路所連接的寫字線WWL上設置有寫字線電壓提升電路；讀支路所連接的虛擬地線VGND上設置有虛擬地驅動電路。
2.根據權利要求1所述的基於反饋環切斷的低電壓單端讀寫SRAM存儲單元，其特徵在於:包括8個MOS管，分別為第一 P型金屬氧化物電晶體Ml、第二 P型金屬氧化物電晶體M2、第三N型金屬氧化物電晶體M3、第四N型金屬氧化物電晶體M4、第五N型金屬氧化物電晶體M5、第六N型金屬氧化物電晶體M6、第七N型金屬氧化物電晶體M7和第八N型金屬氧化物電晶體M8，各MOS管之間以及各MOS管與SRAM存儲單元外部線路之間的連接關係如下: 第一 P型金屬氧化物電晶體Ml的源極、第二 P型金屬氧化物電晶體M2的源極和存儲陣列電源電壓VDD相連；第一 P型金屬氧化物電晶體Ml的柵極、第三N型金屬氧化物電晶體M3的柵極、第二 P型金屬氧化物電晶體M2的漏極、第四N型金屬氧化物電晶體M4的漏極和第七N型金屬氧化物電晶體M7的柵極相連；第二 P型金屬氧化物電晶體M2的柵極、第四N型金屬氧化物電晶體M4的柵極、第一 P型金屬氧化物電晶體Ml的漏極、第五N型金屬氧化物電晶體M5的漏極和第六N型金屬氧化物電晶體M6的源極相連；第五N型金屬氧化物電晶體M5的源極和第三N型金屬氧化物電晶體M3的漏極相連；第三N型金屬氧化物電晶體M3的源極、第四N型金屬氧化物電晶體M4的源極和存儲陣列地GND相連； 第五N型金屬氧化物電晶體M5的柵極作為反饋環切斷控制信號Cont輸入端；第六N型金屬氧化物電晶體M6的柵極作為寫字線WffL輸入端，第六N型金屬氧化物電晶體M6的漏極和寫位線WBL相連；第七N型金屬氧化物電晶體M7的源極和虛擬地線VGND相連；第八N型金屬氧化物電晶體M8的柵極作為讀字線RWL輸入端，第八N型金屬氧化物電晶體M8的漏極和讀位線RBL相連。
3.一種低電壓單端讀寫SRAM存儲單元的控制方法，其特徵在於: 讀操作時，寫字線WffL保持低電平，讀字線RWL保持高電平，反饋環切斷控制信號Cont設為高電平，同時虛擬地驅動電路控制第七N型金屬氧化物電晶體M7的源極電壓使得虛擬地線VGND變為低電平，讀支路完成讀操作； 寫操作時，讀字線RWL保持低電平，反饋環切斷控制信號Cont設為低電平，同時寫字線電壓提升電路工作，通過寫字線WWL提高第六N型金屬氧化物電晶體M6的柵電壓，虛擬地驅動電路控制虛擬地線VGND保持高電平，寫支路完成寫操作； 保持模式時，反饋環切斷控制信號Cont、寫字線WWL、讀字線RWL均保持低電平，虛擬地驅動電路控制虛擬地線VGND保持高電平。
【文檔編號】G11C11/413GK104183269SQ201410439221
【公開日】2014年12月3日 申請日期:2014年8月29日 優先權日:2014年8月29日
【發明者】楊軍, 張鈿鈿, 劉新寧, 單偉偉 申請人:東南大學