設有互補金屬氧化物半導體驅動電路的半導體裝置的製作方法

2023-06-04 09:26:41 2

專利名稱：設有互補金屬氧化物半導體驅動電路的半導體裝置的製作方法
技術領域：
本發明具體涉及設有CMOS驅動電路的半導體裝置。
背景技術：
近年來，設有多個處理電路的半導體裝置已作為單片微機而被產品化，這種半導體裝置被用於可攜式電話機等電子線路的電器。可攜式電話機等的可攜式設備需要以電池作為電源，為了滿足小型輕量化的要求，電池也必須小型輕量化。
除了電池的小型輕量化要求之外，對於長時間使用的電池還提出來減少電池耗電的極高要求。另一方面，數字方式的可攜式電話機等場合，為了對語音信號進行實時數字處理，還要求該半導體裝置能高速動作。
為了滿足上述種種要求，用由電流驅動力小的電晶體來構成電路內的信號處理部，以將經處理的信號傳送給內部電路；而在向外部輸出的電路中，一般採用電流驅動力大的電晶體構成驅動電路。
圖31是傳送輸入信號的傳統的CMOS驅動電路的電路結構圖。而且，以下，將CMOS驅動電路簡稱作驅動電路。
參照圖31，傳統的CMOS驅動電路包含串聯連接的二級反相器INV0和INV1。反相器INV0包含電晶體PT0和NT0。電晶體PT0設置在電源電壓VDD和節點Na之間，其柵極與輸入節點連接，接受輸入信號IN的輸入。並且，電晶體NT0設置在節點Na和接地電壓GND之間，其柵極接受輸入信號IN的輸入。
反相器INV1包含電晶體PT1和電晶體NT1。電晶體PT1設置在電源電壓VDD和輸出節點之間，其柵極與節點Na連接。並且，電晶體NT1設置在輸出節點和接地電壓GND之間，其柵極與節點Na連接。而且，電晶體PT0、PT1是P溝道MOS電晶體，電晶體NT0、NT1是N溝道MOS電晶體。
並且，反相器INV1將傳送到輸出節點的信號作為輸出信號OUT輸出。
而且，以下，用符號IN表示接受輸入信號IN的輸入節點，用符號OUT表示輸出信號OUT被驅動的輸出節點。
以下，用圖32的時序圖說明傳統的CMOS驅動電路的動作。而且，以下的說明中，以電源電壓VDD設為1V、接地電壓GND設為0V為例進行說明。並且，設高壓電平(電源電壓VDD1V)為H電平，低壓電平(接地電壓GND0V)為L電平進行說明。
初始狀態，輸入信號IN設為0V。這時，反相器INV0的電晶體PT0導通，電源電壓VDD與節點Na電連接。因此，節點Na的電壓電平被設於1V。並且，根據節點Na的電壓電平，反相器INV1的電晶體NT1導通，接地電壓GND和輸出節點電連接。因此，輸出節點的電壓電平被設於0V。
在時刻T1，輸入信號IN從0V轉變至1V的場合，反相器INV0的電晶體PT0截止，電晶體NT0導通。作為響應，接地電壓GND和節點Na被電連接，節點Na的電壓電平被設於0V。並且，從反相器INV1方面討論，響應節點Na的電壓電平電晶體PT1導通，電源電壓VDD和輸出節點被電連接。因此，輸出節點的電壓電平被設於1V。輸出信號OUT，在從時刻T1開始經過電晶體的動作延遲時間後的時刻T1a上升而被設於1V。
另一方面，在時刻T2輸入信號IN從1V轉變到0V的場合，反相器INV0的電晶體NT0截止，電晶體PT0導通。作為響應，電源電壓VDD和節點Na被電連接，節點Na的電壓電平被設於1V。響應節點Na的電壓電平，反相器INV1的電晶體PT1截止，電晶體NT1導通。由此，輸出節點和接地電壓GND被電連接，輸出節點的電壓電平被設於0V。
如上說明的那樣，隨著輸入信號IN從L電平到H電平，或者從H電平到L電平的變化，CMOS驅動電路將輸出信號OUT傳送出去。
通常，輸出節點與下一級的電路電連接，該下一級電路的輸入電容或因布線而產生的寄生電容和電阻等成為輸出負載。為了高速地響應輸入信號IN並高速地傳送輸出信號OUT，必須使構成輸出級的反相器INV1的電晶體PT1與NT1的動作速度達到高速化。具體而言，與構成初級反相器INV0的電晶體PT0與NT0相比，將構成輸出級的反相器INV1的電晶體PT1與NT1的溝道寬度設置得大些，使信號傳送速度達到高速化。例如，柵長分別為0.1μm時，電晶體PT0、NT0、PT1與NT1的柵寬分別被設計為約為2μm、1μm、10μm、5μm。
如以上說明，傳統的CMOS驅動電路一般通過增大構成驅動電路的輸出級的反相器的柵寬來實現信號傳送速度的高速化。
但是，隨著電晶體的微細化技術的進步，產生了這樣的問題隨著柵氧化膜的膜厚變薄，從柵極到源極或漏極或者在襯底間流過的所謂柵漏電流增大。
圖33是表示柵氧化膜的厚膜和每個電晶體的柵漏電流的關係的示圖。該圖是電晶體的柵長設為0.1μm、柵寬設為10μm的電晶體的漏電流特性圖。
參照圖33，橫軸表示柵氧化膜厚，縱軸表示每個電晶體的柵漏電流(單位A安培)。
這裡所示的柵漏電流表示N溝道MOS電晶體中，在柵極端子連接於電源電壓VDD，源極、漏極與襯底端子分別共同連接於接地電壓GND的場合，從柵極端子漏向源極、漏極與襯底端子的電流。另一方面，表示P溝道MOS電晶體中，柵極端子連接於接地電壓GND，源極、漏極與襯底端子分別被共同供給電源電壓VDD的場合，從源極、漏極與襯底端子漏向柵極端子的電流。
以往的柵長為0.18μm左右的一代製品中，電晶體的柵氧化膜厚約為260nm。這裡討論柵寬為1μm時的柵漏電流。
圖33中所示的柵漏電流跟柵面積大致成比例。例如，柵氧化膜厚為260nm左右的電晶體的柵長為0.1μm、柵寬為10μm的場合，電晶體的柵漏電流是1E-14(A)左右。1E-14意指1×10的-14次方，以下同樣如此。於是，如討論柵長為0.18μm、柵寬W為1μm上下的場合，每個電晶體的柵漏電流為1.8E-15(A)左右。
與此形成對比，電晶體為備用狀態時源-漏間流過的亞閾漏電流，在同樣的設定條件下為1E-12(A)左右。因此，由於亞閾漏電流比柵漏電流大的多，對於柵長0.18μm左右的那一代製品，沒有必要討論柵漏電流的電流量。
但是，隨著近年來的微細化技術的進步以及對動作的高速化要求，柵氧化膜厚變得越來越薄，柵漏電流已經到了不能忽視的地步。例如在柵長為0.1μm的那一代製品中，其柵氧化膜厚被設計為200nm左右。
參照圖33，柵寬為10μm時的電晶體的柵漏電流，經計算約為1E-11(A)。對於柵長0.1μm、柵寬1μm設計的電晶體，該柵漏電流經計算約為1E-12(A)。因此，流過的漏電流跟上述的亞閾漏電流相當，漏電流已經不能忽視。如此，隨著微細化技術帶來的電晶體的柵漏電流的增大，就出現了整個電路的耗電增大的問題。
並且，如上所說明，柵漏電流和電晶體的柵區面積成比例。因此，驅動電路的最後級中使用的柵寬較大的電晶體中，柵漏電流增加得尤其多。
作為這種降低漏電流的方式，特開2001-156260號公報公開了這樣一種方式在由柵氧化膜厚的不同的電晶體混合存在的、柵氧化膜厚度薄而柵漏電流大的電晶體構成的電路中，採用在電路不工作時中止其電源供給來抑制漏電流。但是，這種方式中，需要具有根據工作與不工作來控制電源供給的結構。並且，從工作模式切換到非工作模式需要等待時間，這也對高速動作構成了障礙。

發明內容
本發明旨在求得上述問題的解決，抑制一般用於驅動電路的柵氧化膜厚度薄的電晶體的柵漏電流，提供耗電降低的半導體裝置。
本發明的半導體裝置包含，根據輸入節點接受的輸入信號，將電壓驅動到輸出節點的驅動電路。驅動電路包含第一與第二電晶體和控制電路。第一電晶體連接在第一電壓和輸出節點之間，基於第一內部節點的電壓電平導通/截止。第二電晶體連接在輸出節點和第二電壓之間，基於第二內部節點的電壓電平與第一電晶體互補地導通/截止。控制電路根據輸入信號，控制第一與第二內部節點的電壓，以使第一與第二電晶體互補地導通。並且，控制電路中設有與第一與第二內部節點中的至少一方連接的電壓調整電路。電壓調整電路基於被連接的內部節點的電壓電平，在與被連接的內部節點對應的電晶體為導通狀態時，將被連接的內部節點的電壓設於跟第一與第二電壓不同的電平。
以上說明的本發明的半導體裝置包含基於第一與第二內部節點電的電壓電平導通的第一與第二電晶體，以及對第一與第二內部節點的電壓進行控制的控制電路。並且，控制電路包含將被連接的內部節點的電壓設定於跟第一與第二電壓不同的電平的電壓調整電路。通過該電壓調整電路，可以調節被連接的電晶體的柵壓，能夠減少由加於電晶體的柵壓產生的柵漏電流。
並且，本發明的半導體裝置包含根據輸入節點接受的輸入信號而將電壓驅動到輸出節點的驅動電路。驅動電路包含第一、第二與第三電晶體，以及控制電路。第一電晶體連接在第一電壓和輸出節點之間，基於第一內部節點的電壓電平而導通/截止。第二電晶體連接在輸出節點和第二電壓之間，基於第二內部節點的電壓電平而導通/截止。第三電晶體與第二電晶體並聯地連接在輸出節點和第二電壓之間，基於第一內部節點的電壓電平，跟第一電晶體互補地導通/截止。控制電路控制第一與第二內部節點的電壓，以根據輸入信號，使第一電晶體和第二與第三電晶體互補地導通。控制電路，在第二與第三電晶體導通時，為將第一電晶體截止，而將使第二與第三電晶體導通的第一與第二電壓之一設於第一內部節點，並在預定期間，向第二內部節點供給其中一方的電壓。並且，第二電晶體向輸出節點供給第二電壓的驅動力比第三電晶體大。
並且，本發明的半導體裝置中設有，基於第一與第二內部節點的電壓電平導通的第一與第二電晶體，連接在與第二電晶體並聯的輸出節點和第二電壓之間的第三電晶體，以及控制第一與第二內部節點的電壓的控制電路。控制電路在第二與第三電晶體導通時，將使第一電晶體截止的第一與第二電壓中的一方在預定期間供給第二內部節點。並且，第二電晶體供給第二電壓的驅動力，比第三電晶體的大。依據這種結構，在預定期間用驅動力大的第二電晶體供給第二電壓至輸出節點。由此，用驅動力大的第二電晶體使驅動電路高速動作，並且由於只在預定期間使漏電流大的第二電晶體動作，能夠減少漏電流。
並且，本發明的半導體裝置中設有相互鄰接配置的、分別根據在輸入節點接受的輸入信號將電壓驅動到輸出節點的第一與第二驅動電路。第一與第二驅動電路中各自包含第一、第二與第三電晶體以及控制電路。第一電晶體連接在第一電壓和輸出節點之間，根據第一內部節點的電壓電平而導通/截止。第二電晶體連接在輸出節點和第二電壓之間，根據第二內部節點的電壓電平而導通/截止。第三電晶體在輸出節點和第二電壓之間跟第二電晶體並聯連接，基於第一內部節點的電壓電平，與第一電晶體互補地導通/截止。控制電路為了根據輸入信號使第一電晶體和第二與第三電晶體互補地導通，對第一與第二內部節點的電壓進行控制。控制電路在第二與第三電晶體導通時，為使第一電晶體截止而將使第二與第三電晶體導通的第一與第二電壓中的一方設定於第一內部節點，並在預定期間將其中一方的電壓供給第二內部節點。並且，第二電晶體向輸出節點供給第二電壓的驅動力，比第三電晶體的大。各控制電路中包含噪聲調整電路。噪聲調整電路，備用時根據輸入到鄰接的驅動電路的輸入信號，將使第二與第三電晶體導通的第一與第二電壓中的一方設定於第一內部節點。
並且，本發明的半導體裝置，控制電路中，備用時根據輸入鄰接的驅動電路的輸入信號，將第二與第三電晶體導通的第一與第二電壓中的一方供給第一內部節點。與此相應，在備用時，使電晶體導通的電壓被加於第一內部節點，即使在噪聲產生的場合，也能消除該噪聲。


圖1是本發明實施例1的CMOS驅動電路的電路結構圖。
圖2是說明本發明實施例1的驅動電路的動作的時序圖。
圖3是表示電晶體的每單位柵面積的柵漏電流和該時的柵壓之間的關係的曲線圖。
圖4是本發明實施例2的驅動電路的結構圖。
圖5是說明本發明實施例2的驅動電路的動作的時序圖。
圖6是本發明實施例2之變形例1的CMOS驅動電路的電路結構圖。
圖7是本發明實施例2之變形例2的CMOS驅動電路的電路結構圖。
圖8是本發明實施例3的CMOS驅動電路的電路結構圖。
圖9是本發明實施例3之變形例1的CMOS驅動電路的電路結構圖。
圖10是本發明實施例4的CMOS驅動電路的電路結構圖。
圖11是說明本發明實施例4的驅動電路的動作的時序圖。
圖12是本發明實施例5的驅動電路的電路結構圖。
圖13是說明本發明實施例5的驅動電路的動作的時序圖。
圖14是本發明實施例5之變形例的驅動電路的電路結構圖。
圖15是說明本發明實施例5之變形例的驅動電路的動作的時序圖。
圖16是本發明實施例6的驅動電路的結構圖。
圖17是說明本發明實施例6的驅動電路的動作的時序圖。
圖18是本發明實施例6之變形例1的驅動電路的電路結構圖。
圖19是本發明實施例6之變形例2的驅動電路的電路結構圖。
圖20是說明本發明實施例6之變形例2的驅動電路的動作的時序圖。
圖21是本發明實施例6之變形例3的二輸入的OR電路結構即驅動電路的電路結構圖。
圖22是說明本發明實施例6之變形例3的驅動電路的動作的時序圖。
圖23是本發明實施例7的CMOS驅動電路的電路結構圖。
圖24是說明本發明實施例7的驅動電路的動作的時序圖。
圖25是本實施例8的驅動電路的概略結構圖。
圖26是說明本發明實施例8的驅動電路的動作的時序圖。
圖27是本實施例8變形例1的驅動電路的概略結構圖。
圖28是鄰接配置的驅動電路的概略結構圖。
圖29是驅動電路工作時的時序圖。
圖30是另一鄰接配置的驅動電路的概略結構圖。
圖31是傳送輸入信號的傳統的CMOS驅動電路的電路結構圖。
圖32是說明傳統的CMOS驅動電路的動作的時序圖。
圖33是柵氧化膜的厚膜和每個電晶體的柵漏電流之間的關係示圖。
具體實施例方式
以下，參照附圖就本發明的實施例作詳細說明。圖中相同或相當的部分均用同一符號表示，不重複其說明。
參照圖1，本發明的實施例1的驅動電路100中包含反相器INV1～INV3。與傳統的驅動電路相比的不同點在於去掉了圖31中說明的反相器INV0，採用與接受輸入信號IN的反相器並聯的二級結構。具體而言，反相器INV2響應輸入信號IN將其輸出結果輸出到與反相器INV1的電晶體NT1的柵極連接的節點N0。並且，反相器INV3根據輸入信號IN，將其輸出結果輸出到與反相器INV1的電晶體PT1的柵極連接的節點N1。反相器INV1與INV3，構成控制節點N0與N1的電壓電平的控制電路CT1。
反相器INV2中包含電晶體PTT2、PT2、NT2。作為一例，這裡設電晶體PTT2與PT2為P溝道MOS電晶體。並且，設電晶體NT2為N溝道MOS電晶體。電晶體PTT2將源極側連接於電源電壓VDD，並將漏-柵之間電連接。也就是，電晶體PTT2是所謂二極體連接的電晶體。電晶體PT2是，隔著電晶體PTT2設置在電源電壓VDD和節點N0之間，其柵極接受輸入信號IN的輸入。電晶體NT2設置在節點N0和接地電壓GND之間，其柵極接受輸入信號IN的輸入。
反相器INV3中包含電晶體PT3與NT3。作為一例，這裡設電晶體PT3為P溝道MOS電晶體。並且，設電晶體NT3為N溝道MOS電晶體。電晶體PT3設置在電源電壓VDD和節點N1之間，其柵極接受輸入信號IN的輸入。電晶體NT3設在節點N1和接地電壓GND之間，其柵極接受輸入信號IN的輸入。
用圖2的時序圖說明本發明的實施例1的驅動電路100的動作。
在時刻T1，輸入信號IN從0V變為1V的場合，反相器INV2的電晶體NT2導通。作為響應，接地電壓GND和節點N0被電連接，節點N0的電壓電平成為0V。並且，反相器INV3的電晶體NT3導通。作為響應，接地電壓GND和節點N1被電連接，節點N1的電壓電平成為0V。基於該節點N0與節點N1的電壓電平，反相器INV1動作。由於節點N0與節點N1均為0V即L電平，電晶體PT1導通，電晶體NT1截止。與此相應，電源電壓VDD和節點Nb被電連接，節點Nb成為1V。
接著，討論在時刻T2輸入信號IN從1V變為0V的場合。反相器INV2中，電晶體NT2截止，電晶體PT2導通。由此節點N0是，經由電晶體PTT2與電源電壓VDD電連接。並且，反相器INV3中，電晶體NT3截止，電晶體PT3導通。由此，節點N1與電源電壓VDD電連接。
基於節點N0與節點N1的電壓電平，反相器INV1向節點Nb供給電壓。由於節點N0與節點N1同為H電平，電晶體NT1導通，電晶體PT1截止。與此相應，接地電壓GND和節點Nb被電連接，節點Nb成為0V。
這裡，討論節點N0，節點N0的電壓電平被設於從電源電壓VDD下降二極體連接的電晶體PTT2的閾值電壓後的電壓電平。而且，從電源電壓VDD下降該電晶體PTT2的閾值電壓後的電壓電平，比電晶體的NT1的導通電壓(例如0.5V)高。例如，如設電晶體PTT2的閾值電壓為0.4V，則節點N0的電壓電平設定為0.6V(1V-0.4V)。因此，電晶體導通時的柵壓，被沒定於比電源電壓VDD電平(1V)低的電壓電平(0.6V)。由此，電晶體NT1導通。因此，節點Nb與接地電壓GND電連接，在時刻T3完全下降至0V。
參照圖3，橫軸表示電晶體的柵壓(V)，縱軸表示電晶體的每單位柵面積流過的柵漏電流(A/μm2)。
如圖3所示，柵壓為1V的電壓電平的場合，該時的每單位柵面積的柵漏電流設定為1E-11(A/μm2)。另一方面，若使柵壓下降至0.5V，則其柵極漏電流被減少一個位數而被設定於1E-12(A/μm2)。如此，由於柵漏電流具有相對於柵壓成對數關係變化的特性，使柵壓稍有下降，其漏電流就大幅減少。
本發明的實施例1的驅動電路100，用反相器INV2與INV3根據輸入信號IN來控制節點N0與N1的電壓。並且，用反相器INV2所包含的電晶體NTT2，調整電晶體NT1的電壓電平，減少漏電流。
也就是，如上述說明的那樣，通過將供給電晶體NT1的柵極的柵壓設定在比電源電壓VDD低、比導通電壓高的值上，能夠將電晶體NT1的柵漏電流大幅度減小。
採用本發明的實施例1的驅動電路100的結構，不用設置根據工作與不工作來控制電源供給的電路等，並且，不需要進行工作模式和非工作模式之間的轉換，就能夠實現低耗電的高速CMOS驅動電路。
參照圖4，本發明實施例2的驅動電路200，與圖1所示的驅動電路100相比，其不同點在於還包含調整預定期間內部節點的電壓電平的定時電路10。其他各點與實施例1的驅動電路100有相同的結構，不再重複說明。並且，反相器INV2、INV3與定時電路10，構成控制節點N0與N1的電壓電平的控制電路CT2。
定時電路10中包含電晶體1、2與反相器3。這裡，電晶體1與2設為P溝道MOS電晶體。電晶體1與2，串聯連接在電源電壓VDD和節點N0之間，電晶體1的柵極接受輸入信號IN的輸入。並且，電晶體2的柵極接受經由反相器3的輸出信號OUT的反相信號的輸入。
用圖5的時序圖就本發明實施例2的驅動器迴路200的動作進行說明。
在時刻T1中，輸入信號IN從0V變為1V的場合，定時電路10是實質上沒有起作用。因此，與實施例1中說明的圖2的驅動電路的動作相同，此處不重複其說明。
現在討論在時刻T2中輸入信號IN從1V變為0V的場合。輸入信號IN從1V變為0V的場合，反相器INV2中電晶體PT2導通，經由電晶體PTT2電源電壓VDD和節點N0電連接。因此，反相器INV2，如上述將節點N0的電壓電平設定在0.6V。
這裡，討論定時電路10的動作。反相器3將輸出信號OUT(H電平)的反相信號(L電平)輸出到電晶體2，電晶體2成為導通狀態。這裡，在時刻T2，輸入信號IN從1V轉變到0V後電晶體1導通。因此，由於電晶體1與2導通，電源電壓VDD和節點N0被電連接。與此相應，節點N0的電壓電平被設定於1V。作為響應，反相器INV1的電晶體NT1導通，接地電壓GND和節點Nb被電連接，節點Nb的電壓電平被設於0V(L電平)。節點Nb的電壓電平一旦變為0V，定時電路10就將電晶體2設為截止。也就是，從定時電路10向節點N0的電源電壓VDD(1V)的供給被停止。
本發明實施例2的驅動電路200，電晶體NT1導通時，定時電路10使節點N0臨時地與電源電壓VDD直接電連接，從而使電晶體NT1的導通電流增大，提高了其工作速度。
由此，能夠縮短節點Nb的電壓電平設於0V的時間。也就是，實施例1的驅動電路100中，如圖2所示，由於電晶體NT1的柵壓設於0.6V，從輸入信號IN成為0V的時刻T2到輸出信號OUT成為0V的時刻T3，需要的期間為S0。與此形成對比，本發明的實施例2的驅動電路200的結構中，電晶體NT1工作時，通過將柵壓設於1V的電壓電平，從輸入信號IN成為0V的時刻T2到出力信號OUT成為0V的時刻T4的期間S1，能夠比期間S0縮短。
另外，輸出信號OUT成為0V的時刻T4之後，電源電壓VDD和節點N0之間被設為不電連接，因此，電晶體NT1的導通電壓的範圍內的節點N0的電壓電平降至0.6V。因此，在輸出信號OUT為0V的穩定狀態時，能夠通過使加給電晶體NT1的柵壓下降來減少柵漏電流。
(實施例2的變形例1)參照圖6，本發明實施例2的變形例1的驅動電路210，與圖5所示的本發明實施例2的驅動電路200相比的不同點在於定時電路10被定時電路20取代。並且，反相器INV2、INV3與定時電路20，構成控制節點N0與N1的電壓電平的控制電路CT2#。
定時電路20中包含電晶體21和NAND電路22。這裡，電晶體21例如為P溝道MOS電晶體。NAND電路22，接受來自節點Nb的輸出信號OUT和傳送自節點N1的信號，並將其NAND邏輯運算結果輸出到電晶體21的柵極。電晶體21設置在電源電壓VDD和節點N0之間，其柵極接受NAND電路22的輸入。
本發明實施例2的變形例1的驅動電路210的動作，跟表示圖5所示的實施例2的驅動電路200的動作的時序圖相同。具體而言，在時刻T2，響應輸入信號IN之從1V轉變為0V，節點N1的電壓電平成為1V(H電平)。此時，由於節點Nb的電壓電平為1V(H電平)，NAND電路22的輸出信號成為L電平，電晶體21導通。因此，電源電壓VDD和節點N0被電連接，節點N0的電壓電平成為1V，跟實施例2的驅動電路200的結構相同。作為響應，電晶體NT1導通，接地電壓GND和節點Nb被電連接，節點Nb的電壓電平成為0V。作為響應，NAND電路22的輸出信號成為H電平，電晶體21成為截止。並且，以下的動作跟實施例2的驅動電路200的動作相同，因此不重複其說明。也就是，本發明實施例2的變形例1的驅動電路210的結構中，電晶體NT1導通時，通過由定時電路20將節點N0與電源電壓VDD直接電連接，使電晶體NT1高速動作。並且，定時電路20在輸出信號OUT為0V的穩定狀態時，能夠通過使柵壓降低(0.6V)來減少柵漏電流。
採用本發明實施例2的變形例1的驅動電路210的結構，和實施例2的驅動電路200的結構一樣，能夠降低耗電。
(實施例2的變形例2)參照圖7，跟圖6所示的驅動電路210相比，本發明實施例2的變形例2的驅動電路220的不同點在於定時電路20被定時電路30所取代。並且，反相器INV2、INV3與定時電路30，構成控制節點N0與N1的電壓電平的控制電路CT2a。
定時電路30中包含電晶體31、NAND電路32、反相器33和延遲電路34。這裡的電晶體31，例如為P溝道MOS電晶體。NAND電路32，接受經由反相器33的輸入信號IN的反相信號和輸入信號IN經延遲電路34的預定期間延遲後的延遲信號，將該NAND邏輯運算的結果輸出到電晶體31的柵極。電晶體31設置在電源電壓VDD和節點N0之間，其柵接受NAND電路32的輸出信號的輸入。
本發明實施例2的變形例2的驅動電路220的動作，和實施例2的圖5所說明的驅動電路200的動作相同。
定時電路30在延遲電路34的延遲時間內使電晶體31導通，並將電源電壓VDD和節點N0電連接。也就是，將節點N0的電壓電平設定於1V。
由此，能夠通過調整延遲電路34的延遲時間，調整節點N0和電源電壓VDD之間的電連接時間。也就是，能夠調整將節點N0的電壓電平設定於1V的期間，由此，能夠高效率地將電源電壓VDD供給節點N0，從而進一步減少耗電。
參照圖8，跟圖4中說明的實施例2的驅動電路200相比，本發明實施例3的驅動電路300的不同點在於定時電路10由定時電路40所取代。並且，反相器INV2、INV3與定時電路40，構成控制節點N0與N1的電壓電平的控制電路CT3。
定時電路40中包含電晶體41和反相器42。作為一例，此處設電晶體41為P溝道MOS電晶體。電晶體41設置在節點N1和節點N0之間，其柵極被輸入經由反相器42的輸出信號OUT的反相信號。
定時電路40跟定時電路20一樣，在電晶體NT1導通時將電源電壓VDD和節點N0臨時地電連接。具體而言，在輸出信號OUT為1V(H電平)時，電晶體41導通，且節點N1與節點N0電連接。
本發明實施例3的驅動電路300的動作，跟實施例2中用圖5所說明的驅動電路200的動作相同。以下，具體就輸入信號IN從1V轉變為0V的情況進行討論。由於此時的輸出信號OUT為1V，定時電路40中，電晶體41將節點N1和節點N0設定於電連接狀態。反相器INV3響應輸入信號IN之從1V轉變為0V，將節點N1和電源電壓VDD(1V)電連接。與此相應，節點N0和該電源電壓VDD被電連接。作為響應，反相器INV1的電晶體NT1導通，節點Nb被與接地電壓GND(0V)電連接。並且，作為響應，定時電路40使節點N1和節點N0斷開。也就是，採用本發明的實施例3的驅動電路300的結構中，電晶體NT1導通時，定時電路40使電源電壓VDD和節點N0直接電連接，能夠使電晶體NT1高速動作。並且，在輸出信號OUT為0V的穩定狀態時，通過定時電路40使電晶體41截止，並使電晶體NT1的柵壓下降(0.6V)，從而能夠減少柵漏電流。
(實施例3的變形例1)參照圖9，跟圖8的實施例3的驅動電路300相比，本發明實施例3的變形例1的驅動電路310的不同點在於定時電路40由定時電路50所取代。並且，反相器INV2、INV3與定時電路50構成控制節點N0與N1的電壓電平的控制電路CT3#。
定時電路50中包含電晶體51、反相器52和延遲電路53。作為一例，這裡設電晶體51為P溝道MOS電晶體。電晶體51設置在節點N1和節點N0之間，經由反相器52接受通過了延遲電路53的輸入信號IN的反相信號的輸入。也就是，定時電路50使輸入信號IN延遲，延遲時間為反相器52與延遲電路53的通過延遲時間。因此，響應輸入信號IN之從1V轉變為0V，電晶體51將節點N0和節點N1之間的連接狀態在延遲時間過後設定於非導通狀態。
本發明實施例3的變形例1的驅動電路310的動作，跟圖5中說明的相同。
輸入信號IN從1V轉變為0V時，定時電路50將輸入信號IN的延遲電路53的經過延遲時間後為導通狀態的電晶體51設為截止狀態。隨著輸入信號IN從1V轉變為0V，反相器INV3使電源電壓VDD和節點N1電連接。因此，電源電壓VDD和節點N0，在與延遲電路53的延遲時間相當的期間被電連接，節點N0的電壓電平被設於1V。
由此，通過調整延遲電路53的延遲時間，能夠調整節點N0和電源電壓VDD之間的電連接時間。也就是，能夠調整將節點N0的電壓電平設於1V的期間。由此，能夠有效率地將電源電壓VDD供給節點N0，從而可以進一步減少耗電。
以上用實施例1～3及其變形例的驅動電路的結構，對通過調整N溝道MOS電晶體NT1導通時的柵壓整體地減少耗電的結構作了說明。本發明實施例4的驅動電路400的目的在於不僅減少N溝道MOS電晶體NT1的柵漏電流，而且減少P溝道MOS電晶體PT1的柵漏電流，從而在整體上進一步減少耗電。
參照圖10，跟實施例3的驅動電路300相比，本發明實施例4的驅動電路400的不同點在於反相器INV3由反相器INV#3所取代，定時電路40由定時電路60所取代。其他各點均相同，因此不重複其說明。並且，反相器INV2、INV#3與定時電路60構成控制節點N0與N1的電壓電平的控制電路CT4。
反相器INV#3中還包含電晶體NTT3，這是它和反相器INV3的不同之處。作為一例，這裡設電晶體NTT3為N溝道MOS電晶體。電晶體NTT3是所謂二極體連接的電晶體，其源極側連接於接地電壓GND，漏與柵之間電連接。並且，電晶體NTT3設置在電晶體NT3和接地電壓GND之間。
在電晶體NT3成為導通時，反相器INV#3經由電晶體NTT3將接地電壓GND和節點N1電連接。此時的節點N1的電壓電平，成為從接地電壓GND提升了電晶體NTT3的閾值電壓後的值。而且，從接地電壓GND提升了該電晶體NTT3的閾值電壓後的電壓電平，設為電晶體的PT1的導通電壓(例如0.7V)的範圍內。作為一例，這裡設電晶體NTT3的閾值電壓為0.4V。因此，電晶體PTI在0.4V時導通。
定時電路60中包含電晶體61、62和反相器63、64。作為一例，這裡設電晶體61為N溝道MOS電晶體。並且，設電晶體62為P溝道MOS電晶體。反相器64接受輸入信號IN的輸入，並將其反相信號傳送到節點N2。電晶體61設置在節點N1和節點N2之間，其柵極被輸入經反相器63反相的輸出信號OUT的反相信號。電晶體62設置在節點N2和節點N0之間，其柵極被輸入經反相器63反相的輸出信號OUT的反相信號。也就是，電晶體61與62互補地導通，節點N2和節點N1與節點N0之一電連接。
以下，用圖11的時序圖說明本發明實施例4的驅動電路400的動作。
在時刻T1，輸入信號IN從0V轉變為1V時，反相器INV2的電晶體NT2導通，節點N0的電壓電平成為0V。另一方面，反相器INV#8中，電晶體NT3導通。因此，設為由反相器INV#3將節點N1的電壓電平設定於0.4V。
這裡，通過經由反相器63的輸出信號OUT(L電平)的輸入，定時電路60將電晶體61設定於導通狀態。這時，在輸入信號IN從0V轉變為1V的場合，反相器64使節點N2和接地電壓GND之間電連接。也就是，由於節點N0和節點N1之間為導通狀態，結果，節點N1的電壓電平降至0V。與此相應，反相器INV1的電晶體PT1導通，電源電壓VDD和節點Nb被電連接，節點Nb的電壓電平被設定於1V。
並且，定時電路60作為響應，將電晶體61截止而設於非導通狀態，將電晶體62導通而設於導通狀態。因此，電晶體PT1導通時，通過由定時電路60直接與接地電壓GND電連接，使電晶體PT1的導通電流增大，從而使其工作速度提高。由此，能夠縮短節點Nb的電壓電平轉變為1V的時間。
另外，在輸出信號OUT成為1V的時刻T4之後，由於接地電壓GND和節點N1之間不電連接，在電晶體PT1的導通電壓範圍內節點N1的電壓電平上升至0.4V。因此，輸出信號OUT為1V的穩定狀態時，通過使柵壓上升，能夠減少P溝道MOS電晶體PT1的柵漏電流。
再有，在時刻T2輸入信號IN從1V轉變為0V的情況，跟圖5中說明的實施例2的驅動電路200的動作相同，因此不重複其說明。
具體而言，N溝道MOS電晶體NT1動作時，由反相器64將電源電壓VDD和節點N0之間直接電連接。並且，在輸出信號OUT為0V的穩定狀態時，能夠通過使柵壓下降，減少N溝道MOS電晶體NT1的漏電流。
採用本發明實施例4的驅動電路400的結構，電晶體NT1與PT1動作時，通過分別供給通常的電源電壓VDD與接地電壓使電晶體高速動作，在穩定狀態時能夠通過分別降低與提升電晶體NT1與PT1的電壓來減少漏電流。
也就是，本發明實施例4的驅動電路400可減少電晶體NT1的漏電流，同時由於可減少電晶體PT1的漏電流，所以能夠整體地降低耗電。
在上述的實施例1～4及其變形例的驅動電路的結構中，就根據一個輸入即輸入信號IN將輸出信號OUT輸出的驅動電路的結構作了說明。
以下，在本發明實施例5的驅動電路500中，就將兩個輸入即輸入信號IN1與IN2的AND邏輯運算結果作為輸出信號OUT輸出的驅動電路的電路結構進行說明。
參照圖12，本發明實施例5的驅動電路500中設有NAND電路ND0與ND1，定時電路70，以及反相器INV1。並且，NAND電路ND0、ND1與定時電路70，構成控制節點N0與N1的電壓電平的控制電路CT5。
NAND電路ND0中包含電晶體102～106。電晶體105與106串聯連接在節點N0和接地電壓GND之間，其柵極分別接受輸入信號IN1與IN2的輸入。電晶體102是源極側連接於電源電壓VDD，並在柵漏之間電連接的所謂二極體連接的電晶體。這裡設電晶體102的閾值電壓為0.4V。電晶體103與104，經由電晶體102並聯地設置在電源電壓VDD和節點N0之間，其柵極上分別輸入信號IN1與IN2。該NAND電路ND0，根據輸入信號IN1與IN2的輸入將其NAND邏輯運算結果輸出到節點N0。並且，NAND電路ND1根據輸入信號IN1與IN2的輸入將其NAND邏輯運算結果輸出到節點N1。例如，輸入信號IN1與IN2被共同設於H電平時，節點N1被設定於L電平即0V。另一方面，輸入信號IN1與IN2中的任一方為H電平時，節點N1設定於H電平即1V。
定時電路70中包含電晶體71～73和反相器74。電晶體71與72，分別並聯地設置在電源電壓VDD和電晶體73之間，分別接受輸入信號IN1與IN2的輸入。電晶體73被設置在電晶體71與72和節點N0之間，其柵極被輸入經由反相器74的輸出信號OUT的反相信號。
以下，用圖13的時序圖就本發明實施例5的驅動電路500的動作進行說明。假設在初始狀態時，輸入信號IN1為0V，輸入信號IN2為1V。
以下，討論在時刻T1輸入信號IN1從0V轉變為1V的情況。由於輸入信號IN1與IN2被共同設定於1V，作為響應，NAND電路ND1將節點N1的電壓電平設於0V。NAND電路ND0中，響應輸入信號IN1與IN2，電晶體105與106導通。因此，接地電壓GND和節點N0被電連接，節點N0的電壓電平成為0V。與此相應，反相器INV1的電晶體PTI導通，電源電壓VDD和節點Nb被電連接。因此，節點Nb的電壓電平被設於1V。
另一方面，定時電路70的電晶體73被輸入經由反相器74的輸出信號OUT的反相信號。因此，輸出信號OUT為H電平時，電晶體73被設定於導通狀態。
以下，討論在時刻T2輸入信號IN1從1V轉變到0V的情況。這時，NAND電路ND1響應輸入信號IN1與IN2將節點N1設定於1V。響應輸入信號IN1之設於0V、輸入信號IN2之設於1V，NAND電路ND0使電晶體103導通。也就是，電源電壓VDD經由電晶體102和節點N0電連接。因此，節點N0的電壓電平向0.6V變化。
另一方面，定時電路70中，響應輸入信號IN1之設於0V而使電晶體71導通。這時，電晶體73為導通狀態。因此，電源電壓VDD和節點N0被電連接。結果，節點N0的電壓電平被設定於1V。
與此相應，反相器INV1的電晶體NT1導通，接地電壓GND和節點Nb被電連接。因此，節點Nb的電壓電平被設定於0V。
在輸出信號OUT成為0V的時刻T4以後，定時電路10將電晶體73截止，並將電源電壓VDD和節點N0之間的電連接切斷。因此，在輸出信號OUT為0V的穩定狀態時，電晶體NT1的柵壓被降至0.6V。由此，能夠減少電晶體NT1的柵漏電流。
採用本發明實施例5的驅動電路500的結構，即使在輸入信號為IN1與IN2的兩個輸入信號的驅動電路中，也能夠減少構成最後級的反相器INV1的電晶體NT1的漏電流，使得整體地減少耗電成為可能。
(實施例5的變形例)在本發明實施例5的變形例的驅動電路510的結構中，就響應兩個輸入信號即信號IN1與IN2、輸出作為OR邏輯運算結果的輸出信號OUT的驅動電路的電路結構進行說明。
參照圖14，跟圖12所示的實施例5的驅動電路500相比，實施例5變形例的驅動電路510的不同點在於NAND電路ND0與ND1由NOR電路NR0與NR1所取代，定時電路70由定時電路80所取代。並且，NOR電路NR0、NR1與定時電路80構成控制節點N0與N1的電壓電平的制御電路CT5#。
NOR電路NR1，接受輸入信號IN1、IN2的輸入，將該NOR邏輯運算結果輸出到節點N1。NOR電路NR0中包含電晶體112～116。作為一例，這裡設電晶體112～114為P溝道MOS電晶體。並且，設電晶體115與116為N溝道MOS電晶體。電晶體115與116，分別並聯設置在節點N0和接地電壓GND之間，其各柵極分別接受輸入信號IN1與IN2的輸入。電晶體112是源極側與電源電壓VDD連接、柵與漏之間是分別電連接的所謂二極體連接的電晶體。電晶體113與114，經由電晶體112串聯連接在電源電壓VDD和節點N0之間，其各柵極接受輸入信號IN1，IN2的輸入。
定時電路80中包含電晶體81～83和反相器84。作為一例，這裡設電晶體81～83為P溝道MOS電晶體。電晶體81與82經由電晶體83串聯連接在節點N0和電源電壓VDD之間，其各柵極接受輸入信號IN1與IN2的輸入。並且，電晶體83被設置在電晶體82和節點N0之間，經由反相器84接受輸出信號OUT的反相信號的輸入。
以下，用圖15的時序圖就本發明實施例5的變形例的驅動電路510的動作進行說明。設初始狀態時輸入信號IN1與IN2為0V。
考慮在時刻T1輸入信號IN2從0V轉變為1V的情況。由於輸入信號IN1為0V、輸入信號IN2為1V，作為響應，NOR電路NR1將節點N1的電壓電平設定於0V。NOR電路NR0中，響應輸入信號IN1與IN2，電晶體116導通。因此，接地電壓GND和節點N0之間被電連接，節點N0的電壓電平成為0V。與此相應，反相器INV1的電晶體PT1導通，電源電壓VDD和節點Nb被電連接。因此，節點Nb的電壓電平被設定於1V。
另一方面，定時電路80的電晶體83被輸入經過反相器74的輸出信號OUT的反相信號。因此，輸出信號OUT為H電平時，電晶體83被設定於導通狀態。
考慮在時刻T2輸入信號IN2從1V轉變到0V的情況。這時，NOR電路NR1，響應輸入信號IN1與IN2將節點N1設定於1V。NAND電路NR0，響應輸入信號IN1之設於0V、輸入信號IN2之設於0V，使電晶體113與114導通。也就是，電源電壓VDD和節點N0之間經由電晶體112被電連接。因此，節點N0的電壓電平朝向0.6V變動。
另一方面，定時電路70中，響應輸入信號IN1與IN2之同時設為0V，電晶體81與82導通。這時，電晶體83處於導通狀態。因此，電源電壓VDD和節點N0被電連接，結果，節點N0的電壓電平被設定於1V。
與此相應，反相器INV1的電晶體NT1導通，接地電壓GND和節點Nb被電連接。因此，節點Nb的電壓電平被設定於0V。
在輸出信號OUT成為0V的時刻T4以後，定時電路10使電晶體83截止，將電源電壓VDD和節點N0之間的電連接切斷。因此，在輸出信號OUT為0V的穩定狀態時，電晶體NT1的柵壓被降至0.6V。由此，能夠減少電晶體NT1的柵漏電流。
採用本發明實施例5的變形例的驅動電路510的結構，即使在輸入信號為IN1與IN2的兩個輸入信號的驅動電路中，也能減少構成最後級反相器INV1的電晶體NT1的漏電流，從而能夠整體地減少耗電。
上述實施例1～5及其變形例的驅動電路的結構中，就通過將構成最後級反相器的電晶體的柵壓設定於中間電壓電平來減少構成最後級反相器的電晶體的柵漏電流的方式作了說明。
本發明實施例6的驅動電路600中說明，通過將加到最後級電晶體NT1的柵極的柵壓在不工作時完全降至接地電壓GND電平來進一步減少耗電。
參照圖16，跟圖4所示的驅動電路200相比，本發明實施例6的驅動電路600的不同點在於去掉了反相器INV2，新增加了電晶體NT4、NT5。其餘的反相器INV1、INV3，跟實施例2中圖4所示的驅動電路200具有相同的結構，因此不再重複說明。反相器INV3與定時電路10構成控制節點N0與N1的電壓電平的控制電路CT6。
電晶體NT5設置在節點N0和接地電壓GND之間，其柵極接受輸入信號IN的輸入。並且，電晶體NT4設置在節點Nb和接地電壓GND之間，與電晶體NT1並聯，其柵極與節點N1電連接。
作為一例，設電晶體NT4與NT5為N溝道MOS電晶體。而且，設電晶體NT4與NT5的電流驅動力比電晶體NT1的小。具體而言，就是假設電晶體NT4與NT5的柵寬比電晶體NT1的柵寬窄。
以下，用圖17的時序圖就本發明實施例6的驅動電路600的動作進行說明。
考慮在時刻T1輸入信號IN從0V轉變為1V的情況。反相器INV3，將輸入信號IN的反相信號傳送給節點N1。也就是，節點N1跟接地電壓GND電連接，節點N1的電壓電平被設定於0V。作為響應，反相器INV1的電晶體PT1導通，電源電壓VDD和節點Nb被電連接。因此，節點Nb的電壓電平成為1V。電晶體NT5響應輸入信號IN，使接地電壓GND和節點N0電連接。因此，節點N0的電壓電平被設定於0V。
另一方面，定時電路10在時刻T1跟實施例2中說明的相同，電晶體1響應輸入信號IN而處於非導通狀態，因此不起作用。而且，由於這時節點Nb的電壓電平被設定於1V，定時電路10的電晶體2，響應反相器3的反相信號(0V)而處於導通狀態。
接著，考慮在時刻T2輸入信號IN從1V轉變為0V的情況。反相器INV3將輸入信號IN的反相信號傳送到節點N1。也就是，節點N1，跟電源電壓VDD電連接，節點N1的電壓電平被從0V設定為1V。因此，反相器INV1的電晶體PT1截止。
另一方面，由於定時電路10的電晶體2如上述處於導通狀態，在時刻T2，輸入信號IN從1V轉變為0V時，電晶體1導通。與此相應，跟用圖5的時序圖所說明的相同，電晶體1與2導通，電源電壓VDD和節點N0電連接。因此，節點N0的電壓電平被設定於1V。作為響應，反相器INV1的電晶體NT1導通，接地電壓GND和節點Nb被電連接，節點Nb的電壓電平被設定於0V(L電平)。
接著，節點Nb的電壓電平向0V改變時，定時電路10使電晶體2截止。也就是，從定時電路10向節點N0的電源電壓VDD(1V)的供給被中止。
並且，在該定時電路10的動作的同時，電晶體NT4是隨著節點N1的電壓電平被設定於1V而成為導通狀態，接地電壓GND和節點Nb電連接，節點Nb的電壓電平設定於0V。
因此，在輸入信號IN從1V轉變為0V的期間，電晶體NT1與NT4同時導通。該輸出信號OUT從1V轉變為0V的期間，動作速度快的電晶體NT1在預定期間導通，因此其高速性得以維持，輸出信號OUT被設定於0V後的穩定期間，節點Nb用電晶體NT4固定於0V。
也就是，臨時地用漏電流大的電晶體NT1使數據電平高速改變，在穩定狀態時，用漏電流小的低速電晶體使數據電平固定。
在該狀態時，由於如上述來自定時電路10的電源電壓VDD的供給被中止，節點N0成為浮動狀態；由於電晶體NT1的柵漏節點N0的電壓電平緩慢地下降到接地電壓GND電平，電晶體NT1成為截止狀態。
採用本發明實施例6的驅動電路600即電流驅動能力不同的兩種電晶體，以保證動作的高速性，同時將漏電流大電晶體NT1的柵壓在不工作時設於0V，由此，可進一步減少漏電流，最終能夠減少驅動電路整體的漏電流。
(實施例6的變形例1)參照圖18，跟圖16中說明的實施例6的驅動電路600相比，本發明實施例6的變形例1的驅動電路610的不同點在於定時電路10由定時電路40所取代。定時電路40中包含電晶體41和反相器42。反相器INV3與定時電路40構成控制節點N0與N1的電壓電平的控制電路CT6#。
定時電路40跟定時電路20一樣，電晶體NT1導通時臨時地將電源電壓VDD和節點N0電連接。具體而言，輸出信號OUT為1V(H電平)時，電晶體41導通，節點N1和節點N0電連接。
本發明實施例6的變形例1的驅動電路610的動作，跟實施例6的圖17中說明的驅動電路600的動作相同。
具體而言，由於輸入信號IN從1V轉變為0V時輸出信號OUT為1V，定時電路40中，電晶體41將節點N1和節點N0設定於電導通狀態。反相器INV3響應輸入信號IN之從1V轉變為0V，將節點N1和電源電壓VDD(1V)電連接。與此相應，節點N0和該電源電壓VDD被電連接。作為響應，反相器INV1的電晶體NT1導通，節點Nb被與接地電壓GND(0V)電連接。與此相應，定時電路40使節點N1和節點N0不相連接。並且，隨著節點N1成為1V，電晶體NT4導通，節點Nb與接地電壓GND電連接。
因此，如上述，在輸入信號IN從1V轉變到0V的期間，節點Nb上的電晶體NT1與NT4同時導通。也就是，臨時地用漏電流大的電晶體NT1使數據電平高速改變，在穩定狀態時，用漏電流小的低速電晶體使數據電平固定。
並且，在該狀態由於如上述電源電壓VDD的供給停止，節點N0成為浮動狀態；由於電晶體NT1的柵漏節點N0的電壓電平緩慢地下降，電晶體NT1成為截止狀態。
本發明實施例6的變形例1的驅動電路610中，用兩種電晶體來保證動作的高速性，在非工作狀態將漏電流大的電晶體NT1的柵壓設定於0V，如此能夠進一步減少漏電流，進而減少驅動電路整體的漏電流。
(實施例6的變形例2)在本發明的實施例6的變形例2中說明如下的結構將響應圖12的實施例5中說明的兩個輸入的輸入信號而作的AND邏輯運算結果加以輸出的驅動電路中，通過在非工作時將加於電晶體NT1的柵極的柵壓完全降至接地電壓GND電平，由此進一步減少耗電。
參照圖19，跟圖12的驅動電路610相比，本發明實施例6的變形例2的驅動電路620的不同點在於去掉了NAND電路ND0，並增設了電晶體NT4～NT6。並且，NAND電路ND1與定時電路70構成控制節點N0與N1的電壓電平的控制電路CT6a。作為一例，設電晶體NT4～NT6為N溝道MOS電晶體。再有，假設電晶體NT4～NT6的電流驅動力比電晶體NT1的小。具體而言，假設電晶體NT4～NT6的柵寬比電晶體NT1的柵寬窄。
電晶體NT4與電晶體NT1並聯，設置在節點Nb和接地電壓GND之間，其柵極與節點N1電連接。電晶體NT5與NT6串聯連接在節點N0和接地電壓GND之間，其各柵極接受輸入信號IN2與IN1的輸入。
如上述，NAND電路ND1根據輸入信號IN1與IN2的輸入將其NAND邏輯運算結果輸出至節點N1。例如，輸入信號IN1與IN2共同設於H電平時，節點N1被設定於L電平即0V。另一方面，輸入信號IN1與IN2中的任一方為L電平時，節點N1被設定於H電平即1V。
如上述，在預定期間定時電路70對節點N0的電壓電平加以調整。
以下，用圖20的時序圖對本發明實施例6的變形例2的驅動電路620的動作進行說明。假設在初始狀態，輸入信號IN1為0V，輸入信號IN2為1V。
考慮在時刻T1輸入信號IN1從0V轉變為1V的情況。和圖11中說明的相同，由於輸入信號IN1與IN2共同被設定於1V，作為響應，NAND電路ND1將節點N1的電壓電平設定於0V。與此相應，反相器INV1的電晶體PT1導通，電源電壓VDD和節點Nb被電連接。因此，節點Nb的電壓電平被設定於1V。
並且，電晶體NT5與NT6共同響應輸入信號IN1與IN2(1V)而導通。因此，接地電壓GND和節點N0被電連接，節點N0的電壓電平成為0V。
另一方面，定時電路70的電晶體73跟圖11中的時序圖所說明的相同，在輸出信號OUT為H電平時，電晶體73被設定於導通狀態。
考慮在時刻T2輸入信號IN1從1V轉變為0V的情況。這時，NAND電路ND1響應輸入信號IN1與IN2，將節點N1設定於1V。因此，電晶體PT1成為截止。
定時電路70中，響應輸入信號IN1之設於0V，電晶體71導通。這時，電晶體73為導通狀態。因此，電源電壓VDD和節點N0被電連接。結果，節點N0的電壓電平被設定於1V。
與此相應，反相器INV1的電晶體NT1導通，接地電壓GND和節點Nb被電連接。因此，節點Nb的電壓電平被設定於0V。
接著，在輸出信號OUT成為0V的時刻以後，定時電路70再次使電晶體73截止，將電源電壓VDD與節點N0的電連接斷開。與此相應，對節點N0的電壓供給被切斷，電晶體NT1成為截止。
另一方面，隨著該定時電路70的動作，節點N1的電壓電平被設定於1V，電晶體NT4成為導通狀態，接地電壓GND和節點Nb被電連接，節點Nb的電壓電平因此被設定於0V。
因此，在輸入信號IN從1V轉變為0V的期間，節點Nb上的電晶體NT1與NT4同時導通。在輸出信號OUT在從1V變為0V的轉變期間，由於動作速度快的電晶體NT1在預定期間導通，電路的高速性得以維持，在輸出信號OUT設於0V後的穩定期間，用電晶體NT4固定於0V。
也就是，臨時地使用漏電流大的電晶體NT1使數據電平高速改變，穩定狀態時，用漏電流小的低速電晶體使數據電平固定。
該狀態時，節點N0由於電壓供給的切斷而成為浮動狀態；由於電晶體NT1的柵漏，節點N0的電壓電平緩慢地降低，電晶體NT1成為截止狀態。
在本發明實施例6的變形例2的兩個輸入的AND電路結構即驅動器迴路620中，通過用電流驅動能力不同的兩種電晶體來保證動作高速性，同時將漏電流大的電晶體NT1的柵壓在不工作時設定於0V，由此，能夠進一步減少漏電流，結果能夠減少驅動電路整體的漏電流。
(實施例6的變形例3)在本發明的實施例6的變形例3中，就驅動電路630的電路結構進行說明，該電路輸出作為根據兩個輸入的輸入信號IN1與IN2的OR邏輯運算結果的輸出信號OUT。
參照圖21，跟圖14所示的實施例5的變形例的驅動電路510相比，本發明實施例6的變形例3的驅動電路630的不同點在於去掉NOR電路NR0，增設了電晶體NT4～NT6。並且，NOR電路NR1與定時電路80構成控制節點N0與N1的電壓電平的控制電路CT6b。
電晶體NT4與電晶體NT1並聯，設置在節點Nb和接地電壓GND之間，其柵極與節點N1電連接。電晶體NT5與NT6分別並聯連接在節點N0和接地電壓GND之間，其各柵極接受輸入信號IN1與IN2的輸入。
以下，用圖22的時序圖就本發明實施例6的變形例3的驅動電路630的動作進行說明。設初始狀態時輸入信號IN1與IN2為0V。
考慮在時刻T1輸入信號IN2從0V轉變為1V的情況。跟圖15中說明的一樣，由於輸入信號IN1為0V、輸入信號IN2為1V，作為響應，NOR電路NR1將節點N1的電壓電平設定於0V。與此相應，反相器INV1的電晶體PT1導通，電源電壓VDD和節點Nb被電連接。因此，節點Nb的電壓電平被設於1V。
並且，電晶體NT6響應輸入信號IN2(1V)而導通。因此，接地電壓GND和節點N0被電連接，節點N0的電壓電平成為0V。
另一方面，定時電路80的電晶體83，跟圖15的時序圖所說明的一樣，被輸入經由反相器84的輸出信號OUT的反相信號。因此，輸出信號OUT為H電平時，電晶體83被設定於導通狀態。
考慮在時刻T2輸入信號IN2從1V轉變為0V時的情況。這時，NOR電路NR1響應輸入信號IN1與IN2將節點N1設定於1V。因此，電晶體PT1成為截止。
另一方面，定時電路80中，電晶體81與82響應輸入信號IN1與IN2共同被設於0V而導通。這時，電晶體83處於導通狀態。因此，電源電壓VDD和節點N0被電連接。結果，節點N0的電壓電平被設定於1V。
與此相應，反相器INV1的電晶體NT1導通，接地電壓GND和節點Nb被電連接。因此，節點Nb的電壓電平被設定於0V。
並且，在輸出信號OUT成為0V的時刻T4以後，定時電路80使電晶體83截止，電源電壓VDD和節點N0之間的電連接被切斷。與此相應，對節點N0的電壓供給被切斷，電晶體NT1成為截止。
另一方面，在定時電路80工作的同時，隨著節點N1的電壓電平設於1V電晶體NT4成為導通狀態，從而使接地電壓GND和節點Nb電連接，節點Nb的電壓電平被設定於0V。
因此，在輸入信號IN從1V轉變為0V的期間，電晶體NT1與NT4同時導通。該輸出信號OUT從1V向0V變化的轉變期間，動作速度快的電晶體NT1在預定期間導通，因此其高速性得以維持，在輸出信號OUT被設於0V後的穩定期間，節點Nb的電壓用電晶體NT4固定於0V。
也就是，臨時地用漏電流大的電晶體NT1使數據電平高速變化，穩定狀態時，用漏電流少的低速電晶體使數據電平固定。
該狀態時，節點N0如上述通過切斷電壓供給而成為浮動狀態，但是由於電晶體NT1的柵漏電流，節點N0的電壓電平緩慢地下降，電晶體NT1成為截止狀態。
本發明實施例6的變形例3的兩個輸入的OR電路結構的驅動電路630中，用電流驅動能力不同的兩種電晶體，從而能夠在保證動作高速性的同時，通過將漏電流大的電晶體NT1的柵壓在不工作時設於0V，進一步降低漏電流，結果，驅動電路整體的漏電流得以減少。
上述實施例6中，就用電流驅動能力高的電晶體NT1和電流驅動能力低的電晶體NT4兩種N溝道MOS電晶體、在保證動作高速性的同時減少耗電的結構作了說明。
本實施例7中同樣地，就用電流驅動能力高的電晶體和電流驅動能力低的兩種P溝道MOS電晶體、在保證動作高速性的同時減少耗電的結構進行說明。
參照圖23，本發明實施例7的驅動電路700中設有反相器INV1、INV4和控制電路90。
關於反相器INV1，與實施例1中說明的相同，因此不重複其詳細說明。
反相器INV4經由節點Nb與反相器INV1串聯連接，它由電壓驅動能力比反相器INV1低的電晶體構成。具體而言，反相器INV4中包含電晶體PT4、NT4。
電晶體PT4設置在電源電壓VDD和節點Nb之間，其柵極與節點N2電連接。電晶體NT4設置在接地電壓GND和節點Nb之間，其柵極與節點N2電連接。
控制電路90中包含反相器93、94和電晶體91、92、95、96。
電晶體95設置在電源電壓VDD和節點N1之間，其柵極接受輸入信號IN的輸入。電晶體91設置在節點N1和節點N2之間，其柵極經由反相器93接受節點Nb的反相信號的輸入。電晶體92設置在節點N2和節點N0之間，其柵極經由反相器93接受節點Nb的反相信號的輸入。電晶體96設置在節點N0和接地電壓GND之間，其柵極接受輸入信號IN的輸入。反相器94接受輸入信號IN的輸入，並將其反相信號傳送給節點N2。
以下，用圖24的時序圖就本發明實施例7的驅動電路700的動作進行說明。
輸入信號IN為0V的穩定狀態時，節點Nb被設定於0V。因此，控制電路90的反相器93響應節點Nb的電壓電平而導通。因此，節點N1和節點N2被電連接。
在時刻T1，輸入信號IN從0V轉變為1V時，控制電路90的反相器94將節點N2設定於0V。與此相應，反相器INV1響應節點N2的電壓電平而導通，電源電壓VDD和節點Nb被電連接。也就是，節點Nb的電壓電平被設定於1V。並且，若節點Nb的電壓電平被設於1V，則控制電路90的反相器93使電晶體91截止，同時使電晶體92導通。因此，節點N2和節點N0被電連接。與此相應，向節點N1的電源供給被切斷，電晶體PTI成為截止。
另一方面，在時刻T1，響應節點N2的電壓電平，反相器INV4的電晶體PT4導通。與此相應，節點Nb和電源電壓VDD被電連接，節點Nb被設定於1V。
因此，與電晶體PT1與PT4的動作相應，節點Nb被設定於1V。並且，控制電路90的電晶體96響應輸入信號IN(1V)而導通，節點N0和接地電壓GND被電連接。
接著，考慮在時刻T2輸入信號IN從1V轉變為0V時的情況。
控制電路90的反相器94將節點N2設定於1V。如上述，電晶體92導通，節點N2和節點N0被電連接。因此，反相器INV1的電晶體NT1導通，節點Nb和接地電壓GND被電連接。與此相應，節點Nb的電壓電平被設定於0V。隨著節點Nb成為0V，控制電路90的反相器93使電晶體92截止，同時使電晶體91導通。因此，如上述節點N2和節點N1被電連接。與此相應，向節點N0的電源供給被切斷，電晶體NT1成為截止。
另一方面，在時刻T2，反相器INV4的電晶體NT4響應節點N2的電壓電平而導通。與此相應，節點Nb和接地電壓GND被電連接，節點Nb被設定於0V。
因此，與電晶體NT1和NT4的動作相應，節點Nb被設於0V。並且，控制電路90的電晶體95響應輸入信號IN(0V)而導通，節點N1和電源電壓VDD電連接。
如上述，在輸入信號IN從0V轉變為1V的期間，電晶體PT1與PT4同時導通。在該輸出信號OUT從0V向1V轉變的期間，由於動作速度快的電晶體PT1在預定期間導通，其高速性得以維持，在輸出信號OUT被設於1V後的穩定期間，節點Nb用電晶體PT4固定於1V。
也就是，臨時地用漏電流大的電晶體PT1使數據電平高速變化，在穩定狀態時用漏電流小的低速電晶體使數據電平固定。
另一方面，輸入信號IN從1V轉變為0V的期間，電晶體NT1與NT4同時導通。該輸出信號OUT從1V向0V變化的轉變期間，由於動作速度快的電晶體NT1在預定期間導通，其高速性得以維持，輸出信號OUT被設定於0V後的穩定期間，節點Nb用電晶體NT4固定於0V。
也就是，臨時地用漏電流大的電晶體NT1使數據電平高速變化，在穩定狀態時，用漏電流小的低速電晶體使數據電平固定。
在該穩定期間，如上述，節點N0與N1由於電壓供給的切斷而同時成為浮動狀態，但由於電晶體NT1與PT1的柵漏電，節點N0與N1各自的電壓電平緩慢地變化，電晶體NT1與PT1分別成為截止狀態。
本發明實施例7的驅動電路700具有這樣的結構電流驅動能力不同的兩種電晶體設置在兩方，即電源電壓VDD側和接地電壓GND側。與此相應，在進一步保證了驅動電路700的動作高速性的同時，能夠通過在不工作時將漏電流大的電晶體NT1與PT1的柵壓設定於0V與1V，進一步降低漏電流，結果，驅動電路整體的漏電流得以減少。
上述的實施例6、7中，對採用電流驅動能力不同的兩種電晶體實現既保證動作高速性同時又降低耗電的結構作了說明。
本實施例8說明在驅動電路的備用時，具體而言即輸入信號IN維持為0V時，抑制來自外部的噪聲對輸出信號OUT的影響的結構。
參照圖25，跟圖16的驅動電路600相比，本實施例8的驅動電路600a的不同點在於定時電路10由定時電路10a所取代。其他方面均相同，因此不重複其詳細說明。
跟定時電路10相比，定時電路10a還設有電晶體2#。其他方面均相同，因此不重複其詳細說明。電晶體2#與電晶體2並聯地設置在電晶體1和節點N0之間，其柵極接受外部輸入的控制信號/P。設電晶體2#為P溝道MOS電晶體。反相器INV3與定時電路10a構成控制節點N0與N1的電壓電平的控制迴路CT6a#。並且，電晶體2#構成噪聲調整電路。
本實施例8的驅動電路600a，在備用時被輸入控制信號/P(0V)的信號；在其他場合，被輸入控制信號/P(1V)。這時的動作跟實施例6的驅動電路600的相同，因此不重複其詳細說明。
以下，參照圖26的時序圖就本發明實施例8的驅動電路600a的動作進行說明。
參照圖26，考慮在備用期間的時刻TT1輸出信號OUT因噪聲的影響從0V上浮時的情況。至於噪聲，鄰接信號線(未作圖示)的電壓電平變化時與鄰接信號線之間的耦合電容引起的噪聲，便可作為一例。這裡，假設控制信號/P被設定於0V。
在備用期間，輸入信號IN維持在0V。因此，節點N1被設定於1V，電流驅動能力低的電晶體NT4維持在導通狀態。因該電晶體NT4的電流驅動能力低，在時刻TT1產生的噪聲要花費期間S2來加以消除。
本實施例8中，備用時，來自外部的控制信號/P(0V)被輸入。這時，例如考慮在時刻TT2輸出信號OUT因噪聲的影響而從0V上浮的情況。與控制信號/P(0V)的輸入相應，電晶體2#導通。由於輸入信號IN被設定於0V，電晶體1導通，因此，隨著電晶體1與2#的導通，電源電壓VDD和節點N0被電連接，節點N0被設於1V。與此相應，電流驅動能力高的電晶體NT1導通。因此，在時刻TT2，即使輸出信號OUT中有噪聲產生，也能在比期間S2短的期間S1加以消除。
因此，依據本實施例8的驅動電路600a的結構，能夠抑制備用時因來自外部的噪聲對輸出信號OUT的影響。
再有，驅動電路600a可以採用這樣的結構在備用狀態，在容易受噪聲影響的預定期間，必要時由控制電路(未作圖示)來輸入自外部輸入的控制信號/P(L電平)。或者可採用以某個固定周期從外部輸入的結構。
(實施例8的變形例1)參照圖27，與圖16的驅動電路600相比，本實施例8的變形例1的驅動電路600b的不同點在於定時電路10由定時迴路10b所取代。其他方面均相同，因此不重複其詳細說明。
與定時電路10相比，定時電路10b的不同點在於反相器3由NOR電路4所取代。其他方面均相同，因此不重複其詳細說明。NOR電路4接受輸出節點Nb和控制信號/P的反相信號即控制信號P的輸入，並將其NOR邏輯運算結果輸出到電晶體2的柵極。反相器INV3與定時電路10b構成控制節點N0與N1的電壓電平的控制電路CT6b#。並且，NOR電路4構成噪聲調整電路。
本實施例8的變形例1的驅動電路600b，備用時，接受控制信號P(1V)的信號的輸入。其他場合，接受制御信號P(0V)的輸入。此時，NOR電路4跟反相器3的動作相同，本實施例8的變形例1的驅動電路600b的動作，跟實施例6的驅動電路600中說明的相同，因此不重複其詳細說明。
這裡，備用時，隨著控制信號P(1V)的輸入，NOR迴路4的輸出信號被設於1V。與此相應，電晶體2導通。在備用時，由於輸入信號IN為0V，電晶體1與2導通。因此，電源電壓VDD和節點N0被電連接，節點N0被設定於1V。因此，電流驅動能力高的電晶體NT1導通。
因此，執行跟上述實施例8的驅動電路600a相同的動作。也就是，依據本實施例8的變形例1的驅動電路600b的結構，備用時可以抑制來自外部的噪聲對輸出信號OUT的影響。
而且，本實施例8及其變形例1中所說明的結構，同樣能適用於實施例6的變形例中說明的驅動電路。
(實施例8的變形例2)本實施例8的變形例2，就在易受噪聲影響的場合(具體而言，就是在多個驅動電路鄰接配置的結構中)，抑制噪聲影響的結構進行說明。
參照圖28，響應輸入信號IN1，驅動電路DV1設定輸出信號OUT1。響應輸入信號IN2，驅動電路DV2設定輸出信號OUT2。並且，反相器IV1將輸入信號IN2反相作為控制信號/P輸入驅動電路DV1。反相器IV2將輸入信號IN1反相作為控制信號/P輸入驅動電路DV2。而且，圖28所示的電容Cp是分別傳送驅動電路DV1、DV2的輸出信號OUT1與OUT2的信號線間產生的耦合電容。
舉例來說，驅動電路DV1與DV2分別與實施例8中說明的驅動電路600a相當。
這裡，用圖29的時序圖來說明驅動電路DV1工作的情況。而且，設驅動電路DV2處於備用時的狀態。
在時刻TT3，輸入信號IN1被設定於1V時，驅動電路DV1的動作與上述的電路相同，將輸出信號OUT1設定於1V。
而且，由於鄰接驅動電路DV2的輸入信號IN1被設於0V，其輸出信號OUT2為0V。
在時刻TT3#，傳送輸出信號OUT2的信號線，隨著輸出信號OUT1被設於1V，因其耦合電容而從0V浮現噪聲。
這裡，隨著輸入信號IN1(1V)的設定，驅動電路DV2的控制信號/P被設於0V。因此，與實施例8中說明的相同，隨著控制信號/P(0V)的設定，電流驅動能力高的電晶體NT1導通。與此相應，輸出信號OUT2中產生的噪聲被消除。
另一方面，在時刻TT4，輸入到驅動電路DV1的輸入信號IN1被設於0V。
接著，在時刻TT4#，驅動電路DV1的輸出信號OUT1被設於0V。
而且，時刻TT4#，傳送輸出信號OUT2的信號線，隨著輸出信號OUT1被設於0V，因耦合電容而產生比0V稍低的噪聲。這時，由於傳送輸出信號OUT1與輸出信號OUT2的信號線同為0V，其噪聲電平低，因此，能夠通過電流驅動能力低的電晶體NT4的導通來充分消除噪聲。
因此，在多個驅動電路鄰接配置的結構中，即在噪聲容易發生的狀況下，通過本實施例8的變形例2的結構能夠充分地抑制噪聲的影響。
參照圖30，驅動電路DV1#響應輸入信號IN1而設定輸出信號OUT1。驅動電路DV2#響應輸入信號IN2而設定輸出信號OUT2。具體而言，驅動電路DV1#與DV2#，例如可以和實施例8的變形例1的驅動電路600b相當。並且，輸入信號IN2作為控制信號P被輸入驅動電路DV1#。輸入信號IN1作為控制信號P被輸入驅動電路DV2#。而且，圖30所示的電容Cp就是分別傳送驅動電路DV1#、DV2#的輸出信號OUT1與OUT2的信號線之間產生的耦合電容。
就動作而言，跟用上述圖29的時序圖所說明的相同。具體而言，隨著一個驅動電路的輸入信號IN1(IN2)被設於1V，在另一驅動電路的輸出信號OUT2(OUT1)中就會產生噪聲。這時，隨著一個驅動電路的輸入信號IN1(IN2)被設於1V，向另一驅動電路輸入控制信號P(1V)。
與此相應，執行跟實施例8的變形例1的驅動電路600b被輸入控制信號P時同樣的動作，以消除產生的噪聲。
因此，在多個驅動電路鄰接配置的結構中，即在易發生噪聲的狀況下，採用本實施例8的變形例2的圖30的結構也能夠充分地抑制噪聲的影響。
而且，本實施例8的變形例2中，就採用驅動電路600a與600b抑制噪聲影響的結構作了說明，但是本實施例8及其變形例1中說明的結構，也同樣能應用於實施例6的變形例中說明的驅動電路。
而且，上述實施例的驅動電路中，就通過將柵氧化膜薄膜化來增大柵漏電流的情況作了說明。另一方面，對於如電晶體NT1那樣要求動作速度的電晶體，將柵氧化膜加以薄膜化是必要的，但是對於其他的沒有高速動作要求的電晶體，就無必要加以薄膜化。因此，只是將電晶體NT1與PT1薄膜化，而對於其他電晶體，將柵氧化膜設計為通常的膜厚，這樣就能夠從整體上降低電晶體的柵漏電流。具體說，電晶體NT1與PT1可以在薄膜化工序上跟其他電晶體分開製造。
並且，通過採用介電常數高的所謂高電介質的柵氧化膜，與用二氧化矽構成的柵氧化膜時相比，能夠提高電場強度。也就是，通過採用高電介質的柵氧化膜，能夠實現高速動作的電晶體。
因此，如果柵氧化膜厚經薄膜化，即使不臨時增大柵壓，也能實現性能相同的高速電晶體。也就是，通過例如在電晶體NT1與PT1採用這種高電介質的柵氧化膜，能夠降低柵漏電流。
權利要求
1.一種半導體裝置，其中設有響應在輸入節點接受的輸入信號將電壓驅動到輸出節點的驅動電路，所述驅動電路包含，連接在第一電壓和所述輸出節點之間的、基於第一內部節點的電壓電平而導通、截止的第一電晶體，連接在所述輸出節點和第二電壓之間的、基於第二內部節點的電壓電平與所述第一電晶體互補地導通、截止第二電晶體，為了響應所述輸入信號使所述第一與第二電晶體互補地導通，對所述第一與第二內部節點的電壓加以控制的控制電路；所述控制電路中設有與所述第一與第二內部節點的至少一方連接的電壓調整電路；所述電壓調整電路基於被連接的內部節點的電壓電平，在與所述被連接的內部節點對應的電晶體處於導通狀態時，將所述被連接的內部節點的電壓設定到跟所述第一與第二電壓不同的電平。
2.如權利要求1所述的半導體裝置，其特徵在於所述對應的電晶體導通時，所述被連接的內部節點的電壓，被設定於所述第一與第二電壓中的一方。
3.如權利要求1所述的半導體裝置，其特徵在於所述控制電路中還設有，對應於所至少一方的電晶體而設的定時電路；所述定時電路，在所述對應的電晶體導通時，將所述第一與第二電壓中使所述對應的電晶體導通的所述第一與第二電壓中的一方和所述被連接的內部節點在預定期間連接。
4.如權利要求1所述的半導體裝置，其特徵在於所述控制電路在所述對應的電晶體導通時，為使另一方的電晶體截止而將所述另一方的電晶體的內部節點設定於所述對應的電晶體導通的所述第一與第二電壓中的一方，所述控制電路中還設有，在所述對應的電晶體導通時，在預定期間將所述第一內部節點和所述第二內部節點之間電連接的連接電路。
5.如權利要求1所述的半導體裝置，其特徵在於所述第一與第二電晶體由場效應電晶體構成；所述半導體裝置中還設有，其柵氧化膜跟所述第一與第二電晶體中的所述至少一方不同的別的場效應電晶體。
6.如權利要求1所述的半導體裝置，其特徵在於所述第一與第二電晶體由場效應電晶體構成；所述半導體裝置中還設有，其介質膜跟所述第一與第二電晶體中的所述至少一方不同的別的場效應電晶體。
7.如權利要求1所述的半導體裝置，其特徵在於所述輸入信號包含多個信號；所述控制電路根據基於所述多個信號的預定的邏輯運算結果，控制所述第一與第二內部節點的電壓。
8.一種半導體裝置，其中設有響應在輸入節點接受的輸入信號將電壓驅動到輸出節點的驅動電路，所述驅動電路包含，連接在第一電壓和所述輸出節點之間的、基於第一內部節點的電壓電平導通、截止的第一電晶體，連接在所述輸出節點和第二電壓之間的、基於第二內部節點的電壓電平導通、截止的第二電晶體，在所述輸出節點和所述第二電壓之間與所述第二電晶體並聯連接的、基於所述第一內部節點的電壓電平與所述第一電晶體互補地導通、截止的第三電晶體，以及響應所述輸入信號，為使所述第一電晶體和第二與第三電晶體互補地導通，對所述第一與第二內部節點的電壓加以控制的控制電路；所述控制電路，在所述第二與第三電晶體導通時，為截止所述第一電晶體而將使所述第二與第三電晶體導通的第一與第二電壓中的一方設定於所述第一內部節點，同時在預定期間向所述第二內部節點供給所述一方的電壓；所述第二電晶體將所述第二電壓供給所述輸出節點的驅動力比所述第三電晶體的大。
9.如權利要求8所述的半導體裝置，其特徵在於所述控制電路中設有對應於所述第二內部節點而設的定時電路；所述定時電路基於所述輸出節點的電壓電平對所述預定期間加以調整。
10.如權利要求8所述的半導體裝置，其特徵在於所述控制電路中設有在所述預定期間電連接所述第一和第二內部節點的連接電路。
11.如權利要求8所述的半導體裝置，其特徵在於所述輸入信號包含多個信號；所述控制電路，根據基於所述多個信號的預定的邏輯運算結果，對所述第一與第二內部節點的電壓加以控制。
12.如權利要求8所述的半導體裝置，其特徵在於所述控制電路包含，在備用時響應來自外部的指令，將使所述第二與第三電晶體導通的所述第一與第二電壓中的一方供給所述第一內部節點的噪聲調整電路。
13.一種半導體裝置，其中設有相互鄰接配置的、各自響應在輸入節點接受的輸入信號將電壓驅動到輸出節點的第一與第二驅動電路，各所述驅動電路包含，連接在所述第一電壓與所述輸出節點之間的、基於所述第一內部節點的電壓電平而導通、截止的第一電晶體，連接在所述輸出節點與所述第二電壓之間的、基於所述第二內部節點的電壓電平而導通、截止的第二電晶體，在所述輸出節點和所述第二電壓之間與所述第二電晶體並聯連接的、基於所述第一內部節點的電壓電平與所述第一電晶體互補地導通、截止的第三電晶體，以及響應所述輸入信號，為使所述第一電晶體和第二與第三電晶體互補地導通而對所述第一與第二內部節點的電壓加以控制的控制電路；各所述控制電路在所述第二與第三電晶體導通時，為使所述第一電晶體截止而將使所述第二與第三電晶體導通的第一與第二電壓中的一方設定於所述第一內部節點，並在預定期間向所述第二內部節點供給所述一方的電壓；所述第二電晶體將所述第二電壓供給所述輸出節點的驅動力比所述第三電晶體的大；各所述控制電路包含，備用時響應輸入到鄰接的驅動電路的輸入信號將使所述第二與第三電晶體導通的所述第一與第二電壓中的一方供給所述第一內部節點的噪聲調整電路。
全文摘要
用反相器(INV2)與(INV3)基於輸入信號(IN)控制節點(N0)與(N1)的電壓。並且，用反相器(INV2)中所包含的電晶體(PTT2)調整電晶體(NT1)的電壓電平。將供給電晶體(NT1)柵極的柵壓設定在比電源電壓(VDD)低、比導通電壓高的值上，從而能夠大幅度降低電晶體(NT1)的柵漏電流。
文檔編號H03K17/16GK1496002SQ0317872
公開日2004年5月12日 申請日期2003年7月15日 優先權日2002年7月15日
發明者新居浩二 申請人:株式會社瑞薩科技