具有副放大器結構的半導體存儲裝置的製作方法
2023-06-04 09:27:31 4
專利名稱：具有副放大器結構的半導體存儲裝置的製作方法
技術領域：
本發明涉及半導體存儲裝置，特別涉及具有副放大器結構的諸如DRAM(Dynamic Random Access Memory動態隨機存取存儲器)的半導體存儲裝置。
背景技術：
特開平6-187782號公報(專利文獻1)的圖10中所記載的傳統的半導體存儲裝置設有多個存儲單元陣列，以及在所述各存儲單元陣列內的多個讀出放大器上均設置的、通過一對副寫入/讀出線路與所述各讀出放大器相連接的輔助讀出放大器，該輔助讀出放大器內電晶體的源極與所述各讀出放大器內的電晶體的源極相連接。
但是，傳統的半導體存儲裝置採用上述結構時，為使副輸入輸出線與讀出放大器內電晶體的源極電壓相等，一定要有預充電電路。因此，傳統的半導體存儲裝置，在該預充電電路部分需要額外的電路面積，其結果，存在半導體存儲裝置整體的電路面積增大的問題。
發明內容
本發明的目的在於提供能夠節省面積的半導體存儲裝置。
本發明的半導體存儲裝置設有配置成行列狀的多個存儲單元；對應於多個存儲單元的多個行配置的多條字線；對應於多個存儲單元的多個列配置的多個位線對；讀出並放大由多個存儲單元讀出的數據的多個讀出放大器帶；與多個讀出放大器帶分別相交的多個副字線驅動器帶。多個讀出放大器帶各自包含對應多個位線對設置的、讀出放大相對應的位線對的電位差的多個讀出放大器；對多個讀出放大器共同設置的讀出放大器驅動線；對應多個位線對設置的、分別與相對應的位線對進行有選擇地連接的多個第一數據線對。本發明的半導體存儲裝置還設有與多個第一數據線對一一對應的、分別設置在多個讀出放大器帶和多個副位線驅動器帶的相交區域的多個副放大器。多個副放大器均含有第一、第二及第三電晶體。在第一電晶體中，控制端子與第一數據線對中的一方連接，第一導通端子與第一數據線對中的另一方連接，第二導通端子與第三電晶體的第一導通端子連接。在第二電晶體中，控制端子與第一數據線對中的另一方連接，第一導通端子與第一數據線對的一方連接，第二導通端子與第三電晶體的第一導通端子連接。在第三電晶體中，由控制端子輸入副放大器的激活時間控制信號，第二導通端子與讀出放大器驅動線連接。
本發明另一方面的半導體存儲裝置設有配置成行列狀的多個存儲單元；對應於多個存儲單元的多個行配置的多條字線；對應於多個存儲單元的多個列配置的多個位線對；讀出並放大由多個存儲單元讀出的數據的多個讀出放大器帶；與多個讀出放大器帶各自相交的多個副字線驅動器帶。多個讀出放大器帶各自包含對應多個位線對設置的、讀出並放大相對應的位線對的電位差的多個讀出放大器；對多個讀出放大器共同設置的讀出放大器驅動線；對應多個位線對設置的、分別與相對應的位線對進行有選擇地連接的多個第一數據線對。多個副字線驅動器帶各自包含對應於多個第一數據線對設置的、在讀出時接受通過相對應的第一數據線對的副放大器放大的數據的多個第二數據線對。本發明的半導體存儲裝置還設有分別與多個第一數據線對一一對應的、分別設置在多個讀出放大器帶和多個副位線驅動器帶的相交區域的多個副放大器。多個副放大器均含有第一、第二及第三電晶體。在第一電晶體中，控制端子與第一數據線對中的一方連接，第一導通端子與第二數據線對中的一方連接，第二導通端子與第三電晶體的第一導通端子連接。在第二電晶體中，控制端子與第一數據線對中的另一方連接，第一導通端子與第二數據線對的另一方連接，第二導通端子與第三電晶體的第一導通端子連接。在第三電晶體中，由控制端子輸入副放大器的激活時間控制信號，第二導通端子與讀出放大器驅動線連接。
依據本發明，可實現半導體存儲裝置的省面積化，能夠防止讀出/寫入控制電路上由數據線讀出的數據振幅變小。
本發明的上述內容及其他目的、特徵、形態及優點，通過參照附加的圖示能夠理解的本發明的下述詳細說明便可清晰了解。
圖1是表示本發明實施例中的DRAM的主要部分的簡略圖。
圖2是表示實施例1的十字帶6及其周邊的電路結構的電路圖。
圖3是表示實施例1的副放大器100的具體電路結構的電路圖。
圖4是表示使控制信號LAMPE產生的具體電路結構的電路圖。
圖5是用於說明控制信號LAMPE產生的時間圖。
圖6是表示實施例2的十字帶6及其周邊的電路結構的電路圖。
圖7是表示實施例2的副放大器100A的具體電路結構的電路圖。
圖8是表示實施例3的十字帶6及其周邊的電路結構的電路圖。
圖9是表示實施例3的副放大器+輸入輸出轉換電路200的具體電路結構的電路圖。
圖10是說明副放大器+輸入輸出轉換電路200中的輸入輸出轉換電路60a的動作的時間圖。
圖11是表示產生控制信號CDED的控制信號產生電路300的電路結構的電路圖。
具體實施例方式
下面參照附圖詳細說明本發明的具體實施方式
。圖中相同或相當的部分用同一符號表示，不再對其重複說明。
圖1所示的本發明實施例中的DRAM設有基板1、列解碼器4、讀出/寫入控制電路5。
基板1具有由主字線和副字線組成的分級字線結構，並且通過在行方向配置的副字線驅動器帶2和在列方向配置的讀出放大器帶3被細分成網眼狀。另外，圖1中打斜線表示的副字線驅動器帶2和讀出放大器帶3，同為多個中的一例。還有，基板1上與外部交換數據的輸入輸出線都採用分級化的分級輸入輸出線結構。
列解碼器4在讀出/寫入時，按照由外部輸入的列地址，選擇沿副字線驅動器帶2方向的列選擇線CSL。讀出/寫入控制電路5，通過存儲單元陣列內的分級輸入輸出線(見後文說明)控制由列選擇線CSL選擇的、讀出放大器帶3內的讀出放大器的讀出/寫入動作。列解碼器4和讀出/寫入控制電路5的具體電路結構的一部分在後面描述。
列選擇線CSL激活時，與讀出放大器帶3內的讀出放大器相連接的存儲單元陣列內的第一輸入輸出線對，被稱為LIO線對。LIO線對與專利文獻1的副輸入輸出線相對應，以兩塊的份額走在讀出放大器帶3內。再有，在圖1中讀出放大器帶3在行方向被分成8份，這就意味著讀出放大器帶3被劃分成4個列塊。
位於所述LIO線對的上一級的、從讀出/寫入控制電路5到基板1的對側端延伸出的存儲單元陣列內的第二輸入輸出線對稱為GIO線對。GIO線對走在副字線驅動器帶2上，為不與走在相同方向的列選擇線CSL發生區域衝突，該線對被加以管理。所述LIO線對和GIO線對統稱為分級輸入輸出線。
GIO線1對與基板1的讀出放大器帶3內的、例如一半的LIO線對有選擇地連接。這裡所謂的「有選擇地連接」是僅與被激活的行塊相對應的、讀出放大器帶3內的LIO線對與GIO線對相連接。就是說，在GIO線對和LIO線對的連接，與指示被激活的行塊的信號相關。
這樣，由於GIO線對走在副字線驅動器帶2上，LIO線對走在讀出放大器帶3內，雙方的物理連接在副字線驅動器帶2和讀出放大器帶3的相交區域即十字帶6處實現。另外，圖1所示的十字帶6是多個中的一例。本發明中的十字帶6及其周邊的電路結構，在下述的各個實施例中進行說明。
圖2是表示實施例1的十字帶6及其周邊的電路結構的電路圖。
如圖2所示，周邊電路的讀出放大器帶3設有讀出放大器10；位線分離控制電路20L、20R；位線均衡器30L、30R；以及N溝道MOS電晶體41、42。十字帶6中設有讀出放大器激活電路50、輸入輸出轉換電路60、LIO線均衡器70、VBL預充電電路80與副放大器100。
首先，對讀出放大器帶3內的電路結構進行詳細說明。
讀出放大器10連接在位線對BLO、/BLO之間，它包含N溝道MOS電晶體11、12和P溝道MOS電晶體13、14。通過經由讀出放大器驅動線S2P、S2N提供的電位，讀出放大器10放大從存儲單元(未圖示)的位線對BLO、/BLO上讀出的微小電壓差。
位線分離控制電路20L包含N溝道MOS電晶體21L、22L，響應位線分離信號BLI_L，進行位線對BL_L、/BL_L與位線對BLO、/BLO的電分離/電連接。位線分離控制電路20R包含N溝道MOS電晶體21R、22R，響應位線分離信號BLI_R，進行位線對BL_R、/BL_R與位線對BLO、/BLO的電分離/電連接。
位線均衡器30L包含N溝道MOS電晶體31L、32L和33L，響應位線均衡器信號BLEQ_L，將位線對BL_L、/BL_L均衡到預充電電位VBL。位線均衡器30R包含N溝道MOS電晶體31R、32R和33R，響應位線均衡器信號BLEQ_R，將位線對BL_R、/BL_R均衡到預充電電位VBL。另外，預充電電位VBL是電源電位Vdds的1/2。並且，電源電位Vdds是保持在存儲單元的H電平(邏輯高電平)的數據電位。
N溝道MOS電晶體41、42，響應來自列選擇線CSL的信號，將位線對BLO、/BLO和LIO線對電分離/電連接。
接下來，對十字帶6內的電路結構進行詳細說明。
讀出放大器激活電路50包含P溝道MOS電晶體51和N溝道MOS電晶體52，響應讀出放大器激活信號ZS0P和S0N，分別對讀出放大器驅動線S2P和S2N提供電源電位Vdds和接地電位GND。具體講，讀出放大器激活電路50中，激活相對應的行塊再進行適當的延遲後，若讀出放大器激活信號ZS0P和S0N分別變成L電平和H電平，則讀出放大器驅動線S2P和S2N分別連接電源電位Vdds和接地電位GND。從而，讀出放大器10被激活。
輸入輸出轉換電路60包含N溝道MOS電晶體61、62，與某一個讀出放大器帶3的相鄰接的行塊被激活時，輸入輸出轉換信號IOSW變成H電平，一個所述讀出放大器帶3所包含的LIO線對與對應的GIO線對有選擇地連接。
LIO線均衡器70包含P溝道MOS電晶體71，LIO線均衡信號ZLIOEQ為L電平時，LIO線和/LIO線之間短路而成為同一電位。LIO線均衡信號ZLIOEQ是以確定列選擇線CSL的激活定時的列選擇使能信號CDE(未圖示)為起點而生成的。在列選擇使能信號CDE為H電平的期間，LIO線均衡信號ZLIOEQ變成H電平，LIO線對LIO和/LIO被電分離。相反的，在列選擇使能信號CDE為L電平的期間，LIO線均衡信號ZLIOEQ變成L電平，LIO線對的LIO和/LIO被電連接。
VBL預充電電路80包含N溝道MOS電晶體81、82、83和84，響應預充電激活信號S2EQ，將讀出放大器驅動線S2P、S2N和LIO線對預充電到預充電電位VBL。具體講，與某一個讀出放大器帶3相鄰接的行塊處於非激活狀態時，預充電激活信號S2EQ變成H電平，讀出放大器驅動線S2P，S2N和LIO線對被預充電到預充電電位VBL。
再有，在下述說明中，列動作時的GIO線對和LIO線對的預充電電位，在說明時，均等於電源電位Vdds。另外，在圖1的讀出/寫入控制電路5中，假定GIO線對已被預充電。
副放大器100連接在LIO線對之間，響應控制信號LAMPE，放大LIO線對的微小電壓差。所述副放大器100對應於專利文獻1的輔助讀出放大器，為防止讀出/寫入控制電路5上分級輸入輸出線所讀出的數據振幅變小而設定。所述副放大器100的具體電路結構如下所述。
圖3是表示實施例1的副放大器100的具體電路結構的電路圖。
圖3所示的實施例1中的副放大器100包括相互交叉耦合連接的N溝道MOS電晶體101、102和其柵極輸入控制信號LAMPE的N溝道MOS電晶體103。控制信號LAMPE，是在接受讀出或寫入指令後的一定期間成為H電平的信號。
N溝道MOS電晶體101的漏極、柵極上分別連接LIO線、/LIO線，N溝道MOS電晶體102的漏極、柵極上分別連接/LIO線、LIO線。另外，N溝道MOS電晶體101、102的兩個源極上連接N溝道MOS電晶體103的漏極，在N溝道MOS電晶體103的源極上連接讀出放大器驅動線S2N。
如前面的說明所述，讀出放大器驅動線S2N，在與某一個讀出放大器帶3相鄰接的行塊被激活時為接地電位GND，非激活時為預充電電位VBL。就是說，通過在N溝道MOS電晶體103的源極上連接讀出放大器驅動線S2N，能夠使在行塊進而在相鄰的一個讀出放大器帶3上的激活/非激活的信息反映到副放大器100中。
通過上述的連接，在與某一個讀出放大器帶3相鄰接的行塊為非激活時，即使控制信號LAMPE為H電平，由於讀出放大器驅動線S2N和LIO線對均為預充電電位VBL，所以N溝道MOS電晶體101、102的柵極-源極之間的電壓Vgs成為OV，副放大器100不動作。
就是說，通過在N溝道MOS電晶體103的源極上連接讀出放大器驅動線S2N，即使不增加提供傳送行塊激活的信號的電路結構，也能夠只在與某一個讀出放大器帶3相鄰接的行塊被激活時使副放大器100動作。
上述效果可以不加入新的電晶體而達成。另外，由於讀出放大器驅動線S2N原來就存在於讀出放大器帶3，為達到上述效果不需要重新布線。從而，可節省副放大器100的面積。
接下來，對控制副放大器100的激活定時的控制信號LAMPE的具體產生順序進行描述。
圖4是表示列解碼器4和產生控制信號LAMPE的控制信號產生電路500的具體的電路結構的電路圖。
如圖4所示，列解碼器4包含NAND門401、403和倒相器402、404，控制信號產生電路500包含延遲電路501和倒相器502、503。控制信號產生電路500是圖1所示的讀出/寫入控制電路5中的電路結構的一部分。
NAND門401被輸入列選擇使能信號CDE和前置解碼信號AY0，其輸出端被連接到倒相器402的輸入端。NAND門403被輸入倒相器402的輸出和前置解碼信號AY1，其輸出端被連接到倒相器404的輸入端。倒相器404的輸出端與列選擇線CSL相連接。
另一方面，列選擇使能信號CDE也被輸入到延遲電路501，其輸出被輸入倒相器502。倒相器503被輸入倒相器502的輸出值，然後控制副放大器100的激活定時的控制信號LAMPE被輸出。
圖5是用於說明控制信號LAMPE產生的時間圖。
如圖5所示，前置解碼信號AY0、AY1是由列選擇使能信號CDE包含H電平期間的定時確定的信號，與列選擇使能信號CDE在時刻t1上升、在時刻t2下降同步地規定列選擇線CSL的激活/非激活定時。
讀出數據時，通過激活列選擇線CSL，由讀出放大器10放大的數據信號由LIO線對讀出。這樣，將LIO線對的電位差放大到副放大器100的靈敏度和偏移量以上的程度，若基準電壓和周邊溫度穩定，到副放大器100被激活為止所需的時間為定值。
因此，考慮上述的所需時間，如圖5所示，控制信號LAMPE的激活定時是從列選擇使能信號CDE的激活定時延遲一定時間後在時刻t2上升、在時刻t4下降。
前面說明的控制信號LAMPE的具體產生順序是關於讀出數據的，但是，當必須在數據寫入時設定與數據讀出時不同的控制信號LAMPE的激活定時的場合，可以將圖4的延遲電路501的延遲量用讀出/寫入轉換機構重新設置。
如上述，依據實施例1，通過在副放大器100的N溝道MOS電晶體103的源極上連接讀出放大器驅動線S2N，能夠實現本發明的半導體存儲裝置的省面積化，同時能夠防止讀出/寫入控制電路5中經由分級輸入輸出線讀出的數據振幅變小。
實施例1中的副放大器100採用了放大LIO線對的微小電壓差的結構與配置。
但是，存儲單元陣列內的分級輸入輸出線整體的寄生電阻、電容中GIO線對的布線電阻、電容起支配作用時，例如讀出時，從讀出放大器10讀出的數據在LIO線對上產生的電壓差短時間內變得足夠大，但是，在用於傳送的GIO線對上產生足夠的電壓差則需要較長時間。這種場合，副放大器100防止經由分級輸入輸出線在讀出/寫入控制電路5讀出的數據振幅減小的效果減弱。
另外，因為僅在讀出動作時激活副放大器，GIO線對的電位差如何在短時間內變大是很重要的。因此，如果考慮輸入輸出轉換電路60的N溝道MOS電晶體61、62帶來的導通電阻所引起的電壓衰減，像副放大器100那樣放大LIO線對的電位差就變得很不利。在實施例2中說明用以解決這類問題的十字帶6及其周邊的電路結構。
圖6是表示實施例2的十字帶6及其周邊的電路結構的電路圖。
圖6所示的實施例2的十字帶6及其周邊的電路結構中，與圖2所示的實施例1中的十字帶6及其周邊的電路結構不同點在於副放大器100被換成結構和配置不同的副放大器100A。所述副放大器100A的具體電路結構如下所述。
圖7是表示實施例2的副放大器100A的具體電路結構的電路圖。
圖7中所示的實施例2的副放大器100A中，在N溝道MOS電晶體101、102的漏極上分別連接的不是LIO線、/LIO線而是GIO線、/GIO線，這點與實施例1中的副放大器100不同。
通過將能夠獲得較大電位差的LIO線對連接在N溝道MOS電晶體101、102的柵極上，能夠增大N溝道MOS電晶體101、102的電導率差。副放大器100A能夠使所述電導率差直接反映到從GIO線對引出的電荷量上，能夠避免受到輸入輸出轉換電路60的N溝道MOS電晶體61、62的導通電阻的影響。
如上述，依據實施例2，通過在副放大器100A的N溝道MOS電晶體101、102的漏極上分別連接GIO線、/GIO線，能夠實現本發明的半導體存儲裝置的省面積化，同時能夠更具效果地防止讀出/寫入控制電路5中經由分級輸入輸出線讀出的數據振幅的變小。
圖8是表示實施例3的十字帶6及其周邊的電路結構的電路圖。
圖8所示的實施例3中的十字帶6及其周邊的電路結構，與圖6所示的實施例2中的十字帶6及其周邊的電路結構的不同點在於副放大器100A和輸入輸出轉換電路60被換成將二者功能一體化的副放大器+輸入輸出轉換電路200。所述副放大器+輸入輸出轉換電路200的具體的電路結構如下所述。
圖9是表示實施例3的副放大器+輸入輸出轉換電路200的具體電路結構的電路圖。
圖9所示的實施例3的副放大器+輸入輸出轉換電路200設有與實施例2相同的副放大器100A和輸入輸出轉換電路60a。輸入輸出轉換電路60a包含NAND門61a、倒相器62a、傳輸門63a和64a。
輸入輸出轉換信號IOSW與控制信號LAMPE被輸入到NAND門61a，其輸出信號IOE被輸入倒相器62a。倒相器62a的輸出被輸入到傳輸門63a、64a。再有，在實施例3中，控制信號LAMPE僅在接收到讀出指令時成為H電平。
圖10是說明副放大器+輸入輸出轉換電路200中的輸入輸出轉換電路60a的動作的時間圖。
如圖10所示，輸入輸出轉換信號IOSW為H電平時，在t0時刻，若控制信號LAMPE為H電平，NAND門61a的輸出信號就為H電平。輸出信號IOE被照原樣輸入到傳輸門63a、64a，同時經過倒相器62a成為L電平的信號也被輸入傳輸門63a、64a，LIO線對和GIO線對電路上被斷開。
其結果，從讀出放大器10來看，由於多級輸入輸出線的負載變成僅為LIO線對，所以LIO線對的電位差變得非常大。從而，副放大器100A的N溝道MOS電晶體101和102的驅動能力比變得非常大，結果在GIO線對上表現的電位差也變得非常大。
再有，寫入數據時，由於控制信號LAMPE為L電平，NAND門61a的輸出信號IOE變成L電平，LIO線對和GIO線對被電連接。其結果，從讀出/寫入控制電路5經由GIO線對到達的數據被送至讀出放大器10，進行數據的寫入。
輸入輸出轉換電路60a中，用輸入輸出轉換信號IOSW再加上控制信號LAMPE來控制LIO線對和GIO線對之間的電斷開/連接，但是，也可以考慮產生比所述控制信號LAMPE更快的控制信號CDED來取代控制信號LAMPE。
圖11是表示產生控制信號CDED的控制信號產生電路300的電路結構的電路圖。
如圖11所示，控制信號產生電路300包含NAND門301和倒相器302。NAND門301被輸入信號RZW和列選擇使能信號CDE，其輸出端連接倒相器302的輸入端。倒相器302的輸出成為控制信號CDED。再有，對信號RZW而言，僅在讀出時為H電平，寫入時和各列未被激活時為L電平。
通過上述結構，控制信號CDED距確定列選擇線CSL的激活定時的列選擇使能信號CDE僅延遲兩級。因此，使用取代控制信號LAMPE的控制信號CDED，在位線對BLO、/BLO和LIO線對被電連接的時刻，能將LIO線對和GIO線對實質性地電斷開。
從而，在控制信號LAMPE變成H電平前LIO線對的電位差變大，GIO線對的電位差比使用控制信號LAMPE的場合更迅速地變大。
如上述，依據實施例3，通過將副放大器100A和輸入輸出轉換電路60的功能一體化，使用接收到讀出指令變成L電平的控制信號LAMPE，能夠實現本發明的半導體存儲裝置的省面積化，同時能夠更具效果地防止讀出/寫入控制電路5中由分級輸入輸出線讀出的數據振幅變小。
另外，通過代替控制信號LAMPE而使用與列選擇使能信號CDE定時相近的控制信號CDED，GIO線對的電位差能夠比使用控制信號LAMPE時更迅速地變大。
再有，至此所述的實施例中，對經由輸入輸出共用的多級讀出/寫入線讀出數據的情況作了說明，但是這僅為其中一例，對於從輸入輸出分離的輸入輸出線(數據線)的輸出側讀出數據的場合，本發明的半導體存儲裝置也同樣能夠適用。
雖然對本發明作了詳細說明，但僅為舉例說明而已，並不構成對本發明的限定，應當明確理解本發明的精神和範圍由所附的權利要求書加以規定。
權利要求
1.一種半導體存儲裝置，設有，行列狀配置的多個存儲單元，對應於所述多個存儲單元的多個行配置的多條字線，對應於所述多個存儲單元的多個列配置的多個位線對，讀出並放大由所述多個存儲單元讀出的數據的多個讀出放大器帶，以及與所述多個讀出放大器帶各自相交的多個副字線驅動器帶；所述多個讀出放大器帶各自包含對應所述多個位線對設置的、讀出並放大對應的位線對的電位差的多個讀出放大器，所述多個讀出放大器共同設置的讀出放大器驅動線，以及對應所述多個位線對設置的、各自與對應的位線有選擇地連接的多個第一數據線對；還設有對應於各所述多個第一數據線對設置的多個副放大器；所述多個副放大器各自含有第一、第二與第三電晶體；所述第一電晶體中，控制端子與所述第一數據線對中的一方連接，第一導通端子與所述第一數據線對中的另一方連接，第二導通端子與所述第三電晶體的第一導通端子連接；所述第二電晶體中，控制端子與所述第一數據線對中的另一方連接，第一導通端子與所述第一數據線對中的一方連接，第二導通端子與所述第三電晶體的第一導通端子連接；所述第三電晶體中，從控制端子輸入所述副放大器的激活定時控制信號，第二導通端子與所述讀出放大器驅動線連接。
2.一種半導體存儲裝置，設有，行列狀配置的多個存儲單元，對應於所述多個存儲單元的多個行配置的多條字線，對應於所述多個存儲單元的多個列配置的多個位線對，讀出並放大由所述多個存儲單元讀出的數據的多個讀出放大器帶，以及與所述多個讀出放大器帶各自相交的多個副字線驅動器帶；所述多個讀出放大器帶各自包含對應所述多個位線對設置的、讀出並放大對應的位線對的電位差的多個讀出放大器，所述多個放大存儲器共同設置的讀出放大器驅動線，以及對應所述多個位線對設置的、各自與對應的位線有選擇地連接的多個第一數據線對；所述多個副字線驅動器帶各自包含對應於所述多個第一數據線對設置的、在讀出時接受由對應的所述第一數據線對的所述副放大器放大的數據的多個第二數據線對；還設有對應於各所述多個第一數據線對設置的多個副放大器；所述多個副放大器各自含有第一、第二與第三電晶體；所述第一電晶體中，控制端子與所述第一數據線對中的一方連接，第一導通端子與所述第二數據線對中的一方連接，第二導通端子與所述第三電晶體的第一導通端子連接；所述第二電晶體中，控制端子與所述第一數據線對中的另一方連接，第一導通端子與所述第二數據線對的另一方連接，第二導通端子與所述第三電晶體的第一導通端子連接；所述第三電晶體中，從控制端子輸入所述副放大器的激活定時控制信號，第二導通端子與所述讀出放大器驅動線連接。
3.如權力要求1所述的半導體存儲裝置，其特徵在於還設有，按照地址信號與各所述多個第一數據線對連接的、產生選擇所述位線對的列選擇信號的列解碼器，以及接受使所述列解碼器激活的列選擇使能信號、輸出所述副放大器的激活定時控制信號的控制信號產生電路；所述控制信號產生電路含有使所述副放大器的激活定時控制信號的激活延遲到所述列選擇信號被激活後的延遲電路。
4.如權力要求2所述的半導體存儲裝置，其特徵在於還設有，按照地址信號與各所述多個第一數據線對連接的、產生選擇所述位線對的列選擇信號的列解碼器，以及接受使所述列解碼器激活的列選擇使能信號、輸出所述副放大器的激活定時控制信號的控制信號產生電路；所述控制信號產生電路含有使所述副放大器的激活定時控制信號的激活延遲到所述列選擇信號被激活後的延遲電路。
5.如權力要求2所述的半導體存儲裝置，其特徵在於所述副放大器還包含控制所述第一數據線對和所述第二數據線對之間的分離/連接的輸入輸出轉換電路；所述輸入輸出轉換電路含有被輸入所述副放大器的激活定時控制信號的反相信號和輸入輸出轉換信號的NAND電路，將所述NAND電路的輸出值反相的倒相器，以及按照所述倒相器的輸入輸出值，分離/連接所述第一數據線對和所述第二數據線對的第一與第二傳輸門電路。
6.如權力要求1所述的半導體存儲裝置，其特徵在於所述多個副放大器各自設置在所述多個讀出放大器帶和所述多個副字線驅動器帶的相交區域。
7.如權力要求2所述的半導體存儲裝置，其特徵在於所述多個副放大器各自設置在所述多個讀出放大器帶和所述多個副字線驅動器帶的相交區域。
全文摘要
通過在N溝道MOS電晶體(103)的源極上連接讀出放大器驅動線(S2N)，即使控制信號(LAMPE)成為H電平，由於讀出放大器驅動線(S2N)和(LIO)線對均為預充電電位(VBL)，所以N溝道MOS電晶體(101、102)的柵極－源極之間的電壓(Vgs)成為0V，副放大器(100)不動作。因此，不用增加提供行塊激活傳送的信號的電路結構，節省了半導體存儲裝置的面積。
文檔編號H01L21/8242GK1518001SQ200310101509
公開日2004年8月4日 申請日期2003年10月9日 優先權日2003年1月28日
發明者河野隆司, 濱本武史, 史 申請人:株式會社瑞薩科技