雙向瞬態電壓抑制器件及其製造方法與流程

2023-06-04 13:10:42

本發明涉及半導體技術領域，具體而言，涉及一種雙向瞬態電壓抑制器件的製造方法和一種雙向瞬態電壓抑制器件。

背景技術：

瞬態電壓抑制器(TVS)是一種用來保護敏感半導體器件，使其免遭瞬態電壓浪湧破壞而特別設計的固態半導體器件，它具有箝位係數小、體積小、響應快、漏電流小和可靠性高等優點，因而在電壓瞬變和浪湧防護上得到了廣泛的應用。低電容TVS適用於高頻電路的保護器件，因為它可以減少寄生電容對電路的幹擾，降低高頻電路信號的衰減。低電容二極體需要在高摻雜P型襯底上生長高電阻率。

靜電放電(ESD)以及其他一些電壓浪湧形式隨機出現的瞬態電壓，通常存在於各種電子器件中。隨著半導體器件日益趨向小型化、高密度和多功能，電子器件越來越容易受到電壓浪湧的影響，甚至導致致命的傷害。從靜電放電到閃電等各種電壓浪湧都能誘導瞬態電流尖峰，瞬態電壓抑制器(TVS)通常用來保護敏感電路受到浪湧的衝擊。基於不同的應用，瞬態電壓抑制器可以通過改變浪湧放電通路和自身的箝位電壓來起到電路保護作用。為了節省晶片面積，並且獲得更高的抗浪湧能力，溝槽TVS的概念已經被提出和研究。溝槽TVS的結面形成於縱向的溝槽的側壁，這樣，在相同的晶片面積下，它有更多的有效結面積,即更強的放電能力。溝槽TVS的小封裝尺寸對應用於保護高端IC非常關鍵。

目前常用的溝槽TVS的結構示意圖如圖1所示：包括P型矽片102，N型擴散/注入區域104，多晶矽/金屬106。

目前常用的溝槽TVS只能實現單向保護，如果需要進行雙向保護需要將多個TVS串聯或並聯在一起，增大了器件面積和製造成本。

因此，如何在提高器件性能的同時降低器件的製造成本，成為目前亟待解決的問題。

技術實現要素：

本發明正是基於上述問題，提出了一種新的技術方案，在提高瞬態電壓抑制器件性能的同時降低瞬態電壓抑制器件的製造成本。

有鑑於此，本發明提出了一種雙向瞬態電壓抑制器件的製造方法，包括：在生長摻雜矽層的矽片襯底上刻蝕多個溝槽；對形成所述多個溝槽的矽片進行熱氧化，在每個所述溝槽內填充氧化矽，並製備摻雜區域；在形成所述摻雜區域的矽片上生長介質層；在所述介質層上製備多個金屬孔，並在所述矽片襯底的下表面上生長金屬層；將所述多個金屬孔等分為兩部分，分別作為第一輸入/輸出埠和第二輸入/輸出埠，將所述金屬層作為第三輸入/輸出埠。

在該技術方案中，在傳統溝槽瞬態電壓抑制器件基礎上，通過工藝改進使兩支瞬態電壓抑制器件集成到一起，器件面積小，工藝難度低，減小了器件製造成本。改進後的瞬態電壓抑制器件能實現雙路雙向保護功能，器件的保護特性和可靠性都得到了提升。

在上述技術方案中，優選地，所述在生長摻雜矽層的矽片襯底上刻蝕多個溝槽，包括：在矽片襯底的上表面上生長摻雜矽層；在所述摻雜矽層上生長掩膜材料，以形成掩膜圖形；對形成掩膜圖形的矽片進行刻蝕，以形成多個溝槽。

在上述技術方案中，優選地，所述在所述介質層上製備多個金屬孔，包括：在所述介質層上生長掩膜材料，以刻蝕形成多個介質孔；使用金屬材料填充每個所述介質孔，以得到所述多個金屬孔。

在上述技術方案中，優選地，使用離子擴散或離子注入的方式製備形成所述摻雜區域。

在上述技術方案中，優選地，所述矽片襯底為P型矽片襯底，所述摻雜矽層為N型摻雜矽層。

在上述技術方案中，優選地，所述掩膜材料包括光刻膠。

在上述技術方案中，優選地，所述溝槽的底部位於所述矽片襯底的範圍內。

在上述技術方案中，優選地，所述離子為P型離子。

在上述技術方案中，優選地，在刻蝕形成所述溝槽時，刻蝕方法包括 幹法刻蝕。

在該技術方案中，幹法刻蝕包括光輝發、氣相腐蝕、等離子體腐蝕等，且幹法刻蝕易實現自動化、處理過程未引入汙染、清潔度高。

在上述技術方案中，優選地，在刻蝕形成所述介質孔時，刻蝕方法包括幹法刻蝕。

在該技術方案中，幹法刻蝕包括光輝發、氣相腐蝕、等離子體腐蝕等，且幹法刻蝕易實現自動化、處理過程未引入汙染、清潔度高。

根據本發明的另一方面，還提供了一種雙向瞬態電壓抑制器件，所述雙向瞬態電壓抑制器件由如上述技術方案中任一項所述的雙向瞬態電壓抑制器件的製造方法製作而成。

通過以上技術方案，在提高瞬態電壓抑制器件性能的同時降低瞬態電壓抑制器件的製造成本。

附圖說明

圖1示出了相關技術中溝槽型瞬態電壓抑制器件的結構示意圖；

圖2示出了根據本發明的一個實施例的雙向瞬態電壓抑制器件的製造方法的流程示意圖；

圖3示出了根據本發明的實施例的雙向瞬態電壓抑制器件的等效電路圖；

圖4至圖10示出了根據本發明的一個實施例的雙向瞬態電壓抑制器件在製造過程中的結構示意圖。

具體實施方式

為了能夠更清楚地理解本發明的上述目的、特徵和優點，下面結合附圖和具體實施方式對本發明進行進一步的詳細描述。需要說明的是，在不衝突的情況下，本申請的實施例及實施例中的特徵可以相互組合。

在下面的描述中闡述了很多具體細節以便於充分理解本發明，但是，本發明還可以採用其他不同於在此描述的其他方式來實施，因此，本發明的保護範圍並不受下面公開的具體實施例的限制。

圖2示出了根據本發明的一個實施例的雙向瞬態電壓抑制器件的製造 方法的流程示意圖。

如圖2所示，本發明的實施例的雙向瞬態電壓抑制器件的製造方法，包括：步驟202，在矽片襯底的上表面上生長第一摻雜矽層；步驟204，在所述摻雜矽層上生長掩膜材料，以形成掩膜圖形；步驟206，對形成掩膜圖形的矽片進行刻蝕，以形成多個溝槽；步驟208，對形成所述多個溝槽的矽片進行熱氧化，並在每個所述溝槽內填充氧化矽，去除填充氧化矽後的矽片表面的氧化矽；步驟210，使用離子擴散或離子注入的方式形成摻雜區域；步驟212，在形成所述摻雜區域的矽片上生長介質層；步驟214，在所述介質層上生長掩膜材料，以刻蝕形成多個介質孔；步驟216，使用金屬材料填充每個所述介質孔，以得到多個金屬孔，並在所述矽片襯底的下表面上生長金屬層；步驟218，將所述多個金屬孔等分為兩部分，分別作為第一輸入/輸出埠和第二輸入/輸出埠，將所述金屬層作為第三輸入/輸出埠。

在該技術方案中，在傳統溝槽瞬態電壓抑制器件基礎上，通過工藝改進使兩支瞬態電壓抑制器件集成到一起，器件面積小，工藝難度低，減小了器件製造成本。改進後的瞬態電壓抑制器件能實現雙路雙向保護功能，器件的保護特性和可靠性都得到了提升。

在上述技術方案中，優選地，所述矽片襯底為P型矽片襯底，所述摻雜矽層為N型摻雜矽層。

在上述技術方案中，優選地，所述掩膜材料包括光刻膠。

在上述技術方案中，優選地，所述溝槽的底部位於所述矽片襯底的範圍內。

在上述技術方案中，優選地，所述離子為P型離子。

在上述技術方案中，優選地，在刻蝕形成所述溝槽時，刻蝕方法包括幹法刻蝕。

在該技術方案中，幹法刻蝕包括光輝發、氣相腐蝕、等離子體腐蝕等，且幹法刻蝕易實現自動化、處理過程未引入汙染、清潔度高。

在上述技術方案中，優選地，在刻蝕形成所述介質孔時，刻蝕方法包括幹法刻蝕。

在該技術方案中，幹法刻蝕包括光輝發、氣相腐蝕、等離子體腐蝕 等，且幹法刻蝕易實現自動化、處理過程未引入汙染、清潔度高。

圖3示出了根據本發明的實施例的雙向瞬態電壓抑制器件的等效電路圖。

如圖3所示，根據本發明的實施例的雙向瞬態電壓抑制器件通過工藝改進使五支瞬態電壓抑制器件集成到一起，器件面積小，工藝難度低，減小了器件製造成本。改進後的瞬態電壓抑制器件能實現雙向保護功能，器件的保護特性和可靠性都得到了提升。

雙向瞬態電壓抑制器件的製造方法，具體包括：

如圖4所示，在P型矽片402正面製備N型摻雜矽404，可以使用外延，擴散或注入方式形成。

如圖5所示，使用光刻膠作為掩膜，幹法刻蝕形成溝槽。

如圖6所示，進行熱氧化使用氧化矽408填充溝槽，刻蝕去除表面的氧化矽，保留溝槽內的氧化矽。

如圖7所示，使用擴散或注入方式形成P型摻雜區域406。

如圖8所示，製備介質材料410。

如圖9所示，使用光刻膠作為掩膜，在表面形成介質孔，填充金屬。在矽片背面製備金屬層412。

最終形成器件的連線示意圖如圖10所示。

以上結合附圖詳細說明了本發明的技術方案，通過本發明的技術方案，在傳統溝槽瞬態電壓抑制器件基礎上，通過工藝改進使五支瞬態電壓抑制器件集成到一起，器件面積小，工藝難度低，減小了器件製造成本。改進後的瞬態電壓抑制器件能實現雙路雙向保護功能，器件的保護特性和可靠性都得到了提升。

以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。