存儲裝置,半導體裝置,數據處理裝置和計算機系統的製作方法

2023-06-19 16:13:41

專利名稱：存儲裝置,半導體裝置,數據處理裝置和計算機系統的製作方法
技術領域：
本發明涉及半導體存儲裝置，特別涉及有效適用於內藏於微處理器或微型機之類的數據處理裝置的超高速緩(衝)存(儲器)的技術。
近年來，隨著微處理器的工作頻率的提高，要求超高速緩存高速工作。超高速緩存採用用位線把信號傳送至存儲單元的辦法寫入數據，採用使用位線把存儲單元的數據傳至放大器電路的辦法讀出數據。因此，要想實現超高速緩存的高速動作，減小位線的電容是重要的。作為已減小了位線電容的存儲器，比如說有把存儲器底板(mat)進行分割使位線階層化的ISSCC Digest 0f Technical Papers，PP.304-305，Feb.，1995中公開的電路(以下稱之為現有技術1)。
現有技術1的存儲器，把將6電晶體的存儲單元排列成陣列狀的存儲器底板分成n等分，形成n個塊，塊內的位線(BL，BLB)介以被構成與塊成對的讀出放大器(S/A)和I/O電路被連接到形成為穿越存儲體(bank)的I/O總線上去。
在數據的讀出時，把已從存儲單元中讀了出來的數據用位線(BL，BLB)傳輸到讀出放大器(S/A)和I/O電路，把數據輸出到I/O總線上。數據的寫入用讀出放大器(S/A)和I/O電路，把I/O總線的數據傳輸到位線(BL，BLB)，把數據寫入存儲單元。
本發明的目的是提供一種可抑制存儲單元或存儲器陣列的面積的增大且可進行高速存儲處理的超高速緩存和已具備有這種超高速緩存的半導體裝置。
本發明的另一目的是提供低功耗且高速的超高速緩存以及已具備有這種超高速緩存的半導體裝置。
在把現有技術1的存儲器用作超高速緩存的數據陣列的情況下，不能以高速來處理向超高速緩存中的存儲。以下說明其道理。
所謂存儲指的就是數據陣列從標記(tag)陣列接收到本身為允許寫入信號的命中(hit)信號之後寫入數據的處理，其處理時間是「到確定命中信號為止的時間」和「寫入數據的時間」之和。其中「到確定命中信號為止的時間」是標記陣列的讀出時間和把已從標記陣列讀出來的地址與標記地址進行比較的時間之和。為此，存儲處理與本身為不使用命中信號確定的通常的存儲器的讀出動作的讀和本身為通常的寫入動作的寫相比就慢了。另外，來自超高速緩存的裝入的處理，由於標記陣列的存取和數據陣列的存取可以同時執行，故可以使得與本身為通常的讀出動作的讀相同。就是說，在微處理器的工作頻率比較低(比如在20～30MHz以下)的情況上，由於一個機器周期長，故存儲用一個周期就可以實現，但在微處理器的工作數率變得高起來(例如50MHz以上(一個機器周期＝20nsec以下))的時候，存儲就變得不能用一個周期來實現了。特別是在超高速緩存用把邏輯地址交換成物理地址的變換緩衝器的輸出地址進行存取的情況下，命中信號的確定就會變慢，單周期存儲的實現變得更加難了。因此，內藏於高頻工作的微處理器中的現有的超高速緩存進行存儲用2個周期，而進行裝入用1個周期。因此，在微處理器採用了流水線處理方式的情況下，在存儲時每一存儲器存取階段都需要2個周期，因而流水線就全亂了，成了提高微處理器的高速性的瓶頸。因此，為了不使流水線變亂，把每一存儲器存取階段都永遠定為2個周期，亦即使流水線的級數增加。但是當增加流水線的級數時就出現了功耗增加的問題。
對於存儲的高速化來說，命中信號確定前的時間已變成了一個障礙。於是，作為高速處理存儲的方法，本申請人研究了一種不需等待命中信號的確定就向數據陣列中寫入數據的方法。在這種情況下，在寫入結束後已確定了命中信號的時刻，在命中信號為表示允許寫入的「命中」的情況下沒什麼問題。但是，在命中信號為「沒有(miss)命中」的情況下，就必須回到向數據陣列中寫入數據之前的值。因此，就產生了在寫入之前預先讀出並保存好位於寫入位置處的數據的必要。
即，由於存儲處理的高速化，在忽視命中信號進行存儲的情況下，需要在同一周期內連續進行數據的讀出和寫入這兩個動作。如果不能高速地進行這種讀出和寫入的連續動作，則即便是忽視命中信號也不會高速化。
在用現有技術1的存儲器，進行在讀出了數據之後向同一地址內寫入這種存儲的情況下，雖然依靠位線電容的減小動作得以高速化，但是由於在使用位線和I/O總線的讀出動作結束之後，需要進行寫入動作，故與本身為通常的讀出動作的讀和本身為通常的寫入動作的寫相比處理時間將變長。就是說，讀出要花費一個周期，寫入也要花一個周期，作為存儲處理需要2個周期。
另一方面，在特開平4-85789號公報(以下，稱之為現有技術2)中公布了一種存儲器，該存儲器使用已連接到讀出用地址信號線、寫入用地址信號線、讀出信號線和寫入信號線上的所謂的雙口存儲單元，在寫入一側已進行了預充電時讀出一側進行放電，而在寫入一側放電時讀出一側則進行預充電，從外觀上看讀出和寫入同時進行。但是，由於使用了所謂的雙口存儲單元，故存在著存儲單元和存儲單元陣列的面積增大的問題。此外，隨著面積的增大，還存在著位線電容增大，存儲器存取時間和存儲器周期變長的問題。
此外，在特開平3-216892另一公報(美國專利第5387827號)(以下稱之為現有技術3)，和特開平3-3195號公報(以下稱之為現有技術4)以及IEEE Journal of Solid-State Circuits，Vol.23，No.5October 1988，pp.1048-1053(以下稱之為現有技術5)中公開了一種介以位線和MOS電晶體把共用讀出線與共用寫入線連接起來的存儲器。但是，都介紹說現有技術3，現有技術4，現有技術5中的任何一個都不能並行執行讀出和寫入。另外，現有技術3，現有技術4，現有技術5中的任何一個都與BiCMOS(雙極CMOS(互補金屬氧化物半導體))的存儲器有關。但是，在現有技術4中雖沒有BiCMOS的直接記載，但作為現有技術引用了現有技術5。雖然使用BiCMOS電路可以實現高速存儲器，但比起CMOS電路的存儲器來功耗將變大。
僅僅用CMOS電路來實現高速的超高速緩存是重要的。如果集成於一個半導體裝置上的電路的功耗小於1.5W的話，就可以用樹脂模塑技術等等進行樹脂密封，與大功耗的半導體裝置中所使用的陶瓷封裝相比，可以使半導體裝置的價格大幅度地便宜起來。
本發明中，可以抑制存儲單元或存儲器陣列的面積的增大，又可實現超高速緩存的高速存儲處理。
另外，在本發明中，可以實現抑制功耗且高速的超高速緩存。
本發明的上述以及其他的目的和新的特徵從本說明書的敘述的附圖中將會變得更加明白。
本說明書中所公開的發明中的代表性方面概要簡單說來如下所述。
半導體裝置，具備有具有多條字線(WL)和多條位線(LBL)及配置於上述多條字線(WL)與多條位線(LBL)的交點上的多個存儲單元(CELL)的存儲陣列(BANK1)；被連到讀出放大器(104)上去的第1全程(global)位線(RGBL)；被連接到寫入放大器(102)上的第2全程位線(WGBL)；把上述多條位線(LBL)選擇性地連接到上述第1全程位線(RGBL)和第2全程位線(WGBL)上的選擇電路(YSW1)，在上述第1全程位線(RGBL)和第2全程位線(WGBL)被配置於上述存儲器陣列(BANK1)上，並從上述存儲器陣列(BANK1)中讀出數據時，上述多條位線(LBL)就電連接到上述第1全程位線(RGBL)上並介以上述讀出放大器(104)輸出數據；在要向上述存儲器陣列(BANK1)中寫入數據時，就介以上述寫入放大器(102)把數據輸入到上述第2全程位線(WGBL)上去，上述多條位線(LBL)則電連接到上述第2全程位線(WGBL)上去。
在把讀出和寫入連續起來進行存儲時，與用讀出用全程位線(RGBL)進行數據讀出相併行使寫入用全程位線(WGBL)進行充放電。為此，在讀出動作結束後，在進入了寫入動作之後，倘僅僅使電容小的本地位線(LBL)進行充放電，結果就變成了寫入結束，可以高速地進行寫入。
即，由於可以並行進行用於讀出和寫入的位線的充放電，故可以使讀出和寫入的連續動作高速化，可以用一個周期結束，可以實現一個周期存儲。
此外，由於可以高速地進行讀出和寫入的連續動作，故即使把讀出動作的周期時間與讀出和寫入的連續動作的周期時間作成為相同也不會使讀出周期時間變長。此外，如果讀出動作的周期時間與讀出和寫入的連續動作的周期時間相同，微處理器等的存儲器更容易被用作進行存取的裝置。因此，可以提供一種把讀出動作的周期時間與讀出和寫入的連續動作的周期時間定為相同的存儲器。即，可以在存儲器的時序說明書中把讀出動作的周期時間與讀出和寫入的連續動作的周期時間規定為相同。
把本說明書中公開的本發明所達到的效果簡述如下就是說，由於可以並行進行用於讀出和寫入的位線的充放電，故可使讀出和寫入的連續動作高速化，並可在1個周期內結束。
以下簡單說明附圖。


圖1是實施例1的半導體存儲裝置的電路圖。
圖2是讀出放大器和鎖存電路的另一實施例的電路圖。
圖3是為每4對本地位線形成了一對全程位線時的電路圖。
圖4是實施例1的半導體存儲裝置的存儲器底板(mat)部分的布局圖。
圖5是實施例1的半導體存儲裝置部分的剖面圖。
圖6是應用了實施例1的半導體存儲裝置的16KB的存儲器的布局象(Layout image)。
圖7是實施例1的半導體存儲裝置存儲時的動作波形。
圖8是已應用了實施例1的半導體存儲裝置的超高速緩存(實施例2)的框圖。
圖9是實施例2的超高速緩存的動作波形圖。
圖10是應用了實施例2的超高速緩存的計算機系統(實施例3)的框圖。
圖11是實施例3的一次超高速緩存的切換總線的關鍵部位框圖。
圖12是實施例4的半導體存儲裝置的電路圖。
圖13是實施例4的半導體存儲裝置的動作波形圖。
圖14是實施例5的半導體存儲裝置的電路圖。
圖15是實施例5的半導體存儲裝置的動作波形圖。
圖16是實施例6的半導體存儲裝置的電路圖。
圖17是實施例6的半導體存儲裝置的位線電容。
圖18是實施例6的半導體存儲裝置的模擬動作波形圖。
圖19是實施例6的半導體存儲裝置與現有技術的存儲器之間的周期時間的比較。
圖20是實施例6的半導體存儲裝置的讀出放大器和鎖存電路的電路構成和模擬波形。
圖21是實施例6的半導體存儲裝置的試製品的照片的複印件。
圖22是實施例6的半導體存儲裝置的試製品的動作波形。
以下用附圖對本發明的半導體存儲裝置的若干優選的實施例進行說明。
實施例1圖1的電路圖示出了本發明的半導體存儲裝置的第一實施例。半導體存儲裝置100用半導體集成電路製造技術形成於單晶矽那樣的一個半導體襯底上。多個存儲單元CELL被配置為矩陣狀，並構成存儲器陣列。存儲器陣列被分割成n個存儲體(BANK1～BANKn)。
存儲單元CELL用把一對CMOS反相器的輸入和輸出互相連接起來構成的觸發器(由P溝道型MOS電晶體MP1、MP2和N溝電晶體MN1和MN2構成)和把上述觸發器的節點N與節點NB選擇性地連接到本地位線(LBL，LBLB)上的N溝道型MOS電晶體MN3、MN4構成。把字線WL連到N溝道型MOS電晶體MN3、MN4的柵極上。
本身為存儲體內的位線的本地位線(LBL，LBLB)，介以靠近存儲體形成的Y開關(YSW1～YSWn)連到與本地位線(LBL，LBLB)並行地形成的全程位線(RGBL、RGBLB、WGBL、WGBLB)上使得對存儲體(BANK)進行穿越。全程位線已被分開為讀出用位線(RGBL，RGBLB)和寫入用位線(WGBL，WGBLB)。數據讀出用全程位線(RGBL，RGBLB)介以Y開關(YSW1～YSWn)的P溝道型MOS電晶體MP3和MP4與本地位線(LBL，LBLB)相連。另外還連到讀出放大器和鎖存電路104上。在P溝道型MOS電晶體MP3和MP4的柵極上連接信號線RSW。在數據的讀出時，本地位線(LBL，LBLB)先用預充電電路108一度預充電至」High」電平，由於僅僅在」High」電平附近才進行振蕩(振幅)，故只有P溝道型MOS電晶體才能把本地位線(LBL，LBLB)的信號傳送到數據讀出用全程位線(RGBL，RGBLB)上去。
讀出放大器和鎖存電路104用由P溝道型MOS電晶體MP8、MP9和N溝道型MOS電晶體MN7、MN8構成的差分式讀出放大器和由與非門電路NAND1、NAND2構成的鎖存電路構成。N溝道型MOS電晶體MN7和MN8的柵極上連有全程位線(RGBL，RGBLB)。P溝道型MOS電晶體MP8和MP9的柵極上連有接地電位Vss。
數據寫入用全程位線(WGBL，WGBLB)介以Y開關(YSW1～YSWn)的N溝道型MOS電晶體MN5和MN6與本地位線(LBL，LBLB)相連接，並連接到寫入放大器電路102上。N溝道型MOS電晶體MN5和MN6的柵極上連接信號線WSW。在寫入數據時，數據寫入用的全程位線(WGBL，WGBLB)的「LOW」電平的信號必須正確地傳送到本地位線(LBL，LBLB)上，但由於「High」電平的信號即使是電平多少有點下降傳送也沒有問題，故只要僅僅用N溝道型MOS電晶體把本地位線(LBL，LBLB)與數據寫入用全程位線(WGBL，WGBLB)連起來就行。
寫入放大器電路102用反相器電路INV1和INV2構成。此外，解碼器和字驅動器101是用於選擇某存儲體的一條字線的電路。Y開關控制電路106是控制Y開關(YSW1～YSWn)的電路。預充電電路108連到全程位線(RGBL，RGBLB)上，由P溝道型MOS電晶體MP5、MP6和MP7構成。信號線EQ連到P溝道型MOS電晶體MP5、MP6和MP7的柵極上。此外，從信號線IN輸入寫入數據，從信號線OUT輸出讀出數據。
其次，說明本實例的電路的動作。在數據的讀出時，採用使不論哪一個的存儲體的本地位線(LBL，LBLB)與讀出用全程位線(RGBL，RGBLB)通過Y開關YSWi(i為1～n中的一個)進行連接，在數據的寫入時，採用使本地位線(LBL，LBLB)與寫入用全程位線(WGBL，WGBLB)通過Y開關YSWi進行連接的辦法進行。
讀出放大器和鎖存電路104可以用圖2所示的那種讀出放大器和鎖存電路105來置換。就是說，用把差分型的讀出放大器SA1、SA2和SA3三級串接的結構也可以實現高速化。讀出放大器SA1，同P溝道型MOS電晶體MP11、MP12和N溝道型MOS電晶體MN11、MN12、MN13、MN14和MN15構成，全程位線(RGBL、RGBLB)被連到讀出放大器SA1的N溝道型MOS電晶體MN11和MN12的柵極上。讀出放大器SA2和SA3與讀出放大器SA1的構成是一樣的。此外，如果把讀出放大器激活信號SA_EN作成為只有在對全程位線(RGBL，RGBLB)的值進行放大時為「on」(「HIGH」電平)，則可減小功耗。讀出放大器和鎖存電路105(以下簡稱之為差分式讀出放大器)不必像讀出放大器和鎖存電路104(以下簡稱之為鎖存式讀出放大器)那樣，考慮位線偏置電壓容限。就是說，不必考慮起因於因生產的不均一而產生的構成鎖存式讀出放大器的MOS電晶體的閾值電壓的不均一的位線偏置電壓容限。因此，不需要像鎖存式讀出放大器那樣地考慮讀出放大器激活信號SA_EN的激活時序(可以看作是時序自由)。就是說，不必要考慮位線偏置電壓來決定讀出放大器激活信號SA-EN的激活時序。因此，差分式讀出放大器可以把讀出放大器激活信號SA-EN作成為比鎖存式讀出放大器更早。就是說，差分式讀出放大器可以比鎖存式讀出放大器延遲得少。
圖3是抽出圖1的存儲體BANK1與Y開關YSW1的一部分畫的更詳細的圖。使數據讀出用全程位線(RGBL，RGBLB)和數據寫入用全程位線(WGBL，WGBLB)對於4對本地位線(LBL0、LBLB0；LBL1、LBLB1；LBL2、LBLB2；LBL3、LBLB3)以各自一對的比例進行布線，並用Y開關YSW1選擇4對本地位線(LBL0、LBLB0；LBL1、LBLB1；LBL2、LBLB2；LBL3、LBLB3)中的一對，連到數據讀出用的全程位線(RGBL、RGBLB)和數據寫入用的全程位線(WGBL、WGBLB)上，用這種辦法進行數據的讀出和寫入。信號線RSW0、WSW0、RSW1、WSW1、RSW2、WSW2、RSW3和WSW3從Y開關控制電路106輸出，並輸入至Y開關YSW1的各MOS電晶體的柵極。
圖4是數據讀出用全程位線(RGBL，RGBLB)和數據寫入用全程位線(WGBL，WGBLB)對4對本地位線(LBL0、LBLB0；LBL1、LBLB1；LBL2、LBLB2；LBL3、LBLB3)以1對的比例布線時的存儲器底板部分的金屬層的布局圖。另外，圖5示出的是圖4的線AB的剖面圖。本地位線(LBL0、LBLB0、LBL1、LBLB1、LBL2、LBLB2、LBL3、LBLB3)用第2層的金屬(金屬布線)構成。為了減少字線電阻的增強線WLG用第3層的金屬構成。接地線Vss和電源線VDD用第3層的金屬構成。讀出用全程位線(RGBL、RGBLB)用第4層的金屬構成。寫入用全程位線(WGBL、WGBLB)用第4層的金屬構成。另外，雖然沒有畫出來，但第1層的金屬已使用在存儲單元部分。還有，用粗線圍起來的區域表示1個存儲單元CELL。
全程位線(RGBL、RGBLB、WGBL、WGBLB)由於是在1個存儲單元1列(比如一對位線LBL0、LBLB0)中以一條的比例形成的，故可以通過減小全程位線(RGBL、RGBLB、WGBL、WGBLB1)的線間電容使動作高速化。
圖6中示出了用本電路技術構成的16KB的存儲器的布局象。區域140是存儲器陣列，已粗分成兩個，且每一存儲器陣列已分成8個存儲體(bank1～bank8)。區域143是Y開關YSW，分別靠近8個存儲體(bank1～bank8)配置。另外，在區域142中，配置解碼器和字驅動器101及Y開關控制電路106。在區域144中，配置讀出放大器和鎖存電路104及寫放大器電路102。區域145是輸出讀出數據的信號線OUT的布線區；區域146是輸入寫入數據的信號線IN的布線區。在區域147中，配置了在圖1中沒有畫出的前置解碼器及其他的控制電路。本存儲器的輸入輸出數據的寬度是32位長，地址是12位長。
下邊對存儲時的動作(向同一地址中進行的讀出和寫入的連續動作)進行說明。
圖7中示出了圖1的半導體存儲裝置的存儲時的動作波形。在存儲時，首先先進行數據讀出，然後進行數據的寫入。
在開始存儲動作之前，讀出用全程位線(RGBL、RGBLB)和本地位線(LBL、LBLB)採用使信號線EQ變為「L」(「LOW」電平)，使Y開關(YSW1～YSWn)的控制信號RSW變為「L」的辦法，用預先充電電路108預充電到「H」(「High」電平)。
讀出動作，首先使信號線EQ變成「H」，中止預充電工作，與此同時，使字線WL變為「H」，使已預充電的本地位線(LBL、LBLB)被存儲單元CELL放電產生電位差。由於控制信號RSW已變為「L」，故Y開關(YSW1～YSWn)的P溝道型MOS電晶體已導通。因此，本地位線(LBL、LBLB)和讀出用全程位線(RLBL、RGBLB)相連接，把由存儲單元CELL產生的本地位線(LBL、LBLB)的電位差就傳送到讀出用全程位線(RGBL、RGBLB)上去。這一電位差還被傳送到讀出放大器和鎖存電路104，用讀出放大器放大後把數據輸出到信號線OUT上。
在把電位差傳送到讀出放大器上的時刻，Y開關(YSW1～YSWn)的控制信號RSW從「L」變為「H」。使Y開關(YSW1～YSWn)的P溝道型MOS電晶體變為截止，把本地位線(LBL、LBLB)與讀出用全程位線(RGBL、RGBLB)分隔開來。同時，Y開關(YSW1～YSWn)的控制信號WSW由「L」變成「H」，使Y開關(YSW1～YSWn)的N溝道型MOS電晶體導通，使本地位線(LBL、LBLB)與寫入用全程位線(WGBL、WGBLB)相連接，使寫入動作開始。由於寫入用全程位線(WGBL、WGBLB)在讀出動作期間已預先結束了充放電，故從寫入動作開始之後，只要僅僅對電容小的本地位線(LBL、LBLB)進行充放電，就可以把信號送往存儲單元CELL中去，結束寫入。
在寫入結束後，使字線WL變成「L」，控制信號RSW變成「L」，控制信號WSW變成「L」，信號線EQ變成「L」之後，為了下一個周期，把讀出用全程位線(RGBL、RGBLB)和本地位線(LBL、LBLB)進行預充電。使讀出、寫入和預充電可用1個周期執行。
另外，在圖7中，把預充電描述為在1個周期的最後進行，但也可以在讀出之前進行預充電。就是說，和描述為在一個周期的開頭進行預充電是一樣的。
在現有技術1的存儲器中，由於用於讀出的位線與用於寫入的位線是同一個，故不可能同時進行用於讀出的位線的充放電和用於寫入的位線的充放電，存儲的高速化是困難的。在本實施例中，由於在讀出期間。已並行地結束了用於寫入的位線的充放電，故得以在1個周期內連續而且高速地進行向同一地址中的數據讀出和寫入。可以實現1個周期的存儲。
另外，在本實施例中，在動作時，連到位線上的存儲單元CELL與不用全程位線的現有電路相比只有1/n，故位線的電容減小，充放電得以高速化。結果是還具有使讀出和寫入動作高速化的效果。藉助於位線電容的減小，還可降低功耗。
還有，由於存儲單元CELL與現有技術1的存儲器是一樣的。且可以形成得比現有技術2的所謂雙口存儲器的存儲單元還小，故無需增大存儲單元及存儲器陣列的面積，就可以高速地進行向同一地址進行的數據讀出和寫入的連續動作。
實施例2圖8是把在實施例1中說過的本發明的半導體存儲裝置用作超高速緩存的數據陣列的直接布局圖(direct map)方式的超高速緩存的框圖。超高速緩存200用半導體集成電路製造技術，形成於單晶矽這樣的一個半導體襯底上，超高速緩存數據陣列112已被連接到12位長的地址總線118、32位長的寫入用總線122和32位長的讀出用總線121上。用比如說圖6的存儲器構成的話，超高速緩存數據陣列112的容量為16KB，1條線(未命中時的置換單位)是256位的構成。向應用了超高速標記陣列的檢索時的超高速緩存數據陣列112中進行的數據的輸入輸出以32位的寬度來進行。另外，向未命中的置換時的超高速緩存數據陣列112中進行的數據的輸入輸出以64位的寬度來進行。
此外，恢復緩衝器114用於暫時保存從超高速緩存數據陣列112中讀出來的數據，用比如說32位寬度的寄存器構成。選擇器124對寫入來自向超高速緩存數據陣列112中寫入用總線122的數據還是寫入來自恢復緩衝器114的數據進行選擇。選擇器124受控制信號120控制。
超高速緩存標記陣列113從地址總線118上獲取標記地址，並把物理地址輸往比較器115。比較器115對從超高速緩存標記陣列113中獲得的地址125與從圖中沒畫出來的存儲器管理單元的地址變換緩衝器TLB中獲得的地址126進行比較，在兩者一致時向命中信號117中輸出「H」(命中)信號，並送往控制電路116。在二者不一致時，就向命中信號117中，輸出「L」(未命中)，並送往控制電路116中。控制電路116用控制信號120控制選擇器124。
在圖9中，示出了圖8的超高速緩存的讀、寫、存儲和存儲時命中信號為未命中時，本身為把數據寫回到超高速緩存數據陣列112中去的動作的恢復的動作波形。另外，在本實施例中，由於超高速緩存標記陣列113的存取與超高速緩存數據陣列112的存取並行進行。故已把讀和裝入處理為實質上是相同的。
在讀的時候，超高速緩存數據陣列112從地址總線118上得到地址後把已讀出的數據輸出到讀出用總線121上。在寫入時，超高速緩存數據陣列112分別從地址總線118上獲得地址，從寫入總線122上接受寫入數據並寫入數據。
在存儲時，分別從地址總線118上和寫入用地址122上獲取地址和寫入數據，並向恢復緩衝器114中，並在讀出了存儲單元的數據之後向存儲單元中寫入數據。在存儲已結束了的那一時刻，還確定命中信號117，以確定是允許寫入(命中)還是不允許(未命中)。在命中信號117已為「命中」的情況下，無疑可進行下面的處理，在命中信號117為「未命中」的情況下，就需要把超高速緩存數據陣列112的數據送回原處。在這種情況下。應進行以下的恢復處理。
恢復處理從地址總線118上接受地址，並用切換選擇器124的辦法把恢復緩衝器114的數據存入超高速緩存數據陣列112中以把數據寫入存儲單元中去。選擇器124的控制由本身為已收到命中信號117的控制電路116的輸出的控制信號120來進行。由於通常該命中信號117成為「未命中」的可能性不大，故幾乎不必進行恢復處理。因此，通常結果就變成為存儲在一個周期內結束。在「未命中」的時候，需要進行1條線(256位)的數據的置換，置換要花十幾個周期，但恢復處理是一個周期，故恢復處理比率很小。
以往的存儲由於在命中信號確定之後才進行寫入，故在存儲結束之前要花2個周期。但是在本實施例中，與現有方式相比結果變成為用一半的存儲處理時間即可。就是說，存儲和裝入一樣可以在一個周期內實現。因此，微處理器的流水線的存儲器存取階段也可以在一個周期內進行完畢，故可以改進高速性能而不會使流水線的流動混亂。
還有，在本實施例中，由於可以用存儲功能置換寫入的功能，故在簡化控制電路的情況下，也可去掉寫入功能。
實施例3圖10是把在實施例2中已講過的本發明的超高速緩存應用到一次超高速緩存中去的計算機系統的框圖。微處理器130用半導體集成電路製造技術形成於單晶矽這樣的一個半導體襯底上，內藏有一次超高速緩存132和中央處理裝置(CPU)134。另外，微處理器130用樹脂模塑技術等等進行樹脂密封。在微處理器130和2次超高速緩存136之間，用32位寬度的數據總線相連。而在一次超高速緩存132與中央處理裝置134之間則用32位寬度的讀出用總線140和32位寬度的寫入用總線142連接了起來。在圖10中，只畫上了數據總線，傳送數據所需的地址總線和控制信號則都省去未畫。
在圖11中，示出了含有改換一次超高速緩存132內的超高速緩存數據陣列112的數據所需要的緩衝器在內的構造。寫入用總線142和讀出用總線140連到中央處理裝置134和總線控制器166上，總線控制器166則與數據總線138相連。向應用了超高速緩存陣列的檢索時的超高速緩存數據陣列112中進行的數據的輸入輸出用32位寬度進行。另外，向未命中的置換時的超高速緩存數據陣列112中進行的數據的輸入輸出以64位寬度進行。圖6的2個存儲器陣列140的存儲體banki(i為1-8之內的一個)取決於選擇其中之一或是同時選擇2個，其數據的輸入輸出寬度就不相同。在選擇一個存儲體時，數據的輸入輸出寬度為32位，選擇2個存儲體時，數據的輸入輸出則為64位寬。在轉換1次超高速緩存和2次超高速緩存的數據時，可介以總線154把超高速緩存數據陣列112的數據讀出到線緩衝器(Line buffer)150上去的同時，介以線緩衝器152和總線156把2次超高速緩存136的數據寫入超高速緩存數據陣列中去。由於超高速緩存數據陣列112的1條線是256位，而總線154，156是64位。故1條線的讀出和寫入用4個周期就可完成。
另一方面，在把現有技術的存儲器應用到超高速緩存數據陣列112中去的情況下，1條線的讀出和寫入要用8個周期。因此，與現有技術相比，超高速緩存數據陣列的動作時間(周期數)變成了一半。為此，可以使一次超高速緩存進行另外的動作。在不進行別的動作時，則可以降低功耗。
實施例4在實施例1中，示出了一個數據的讀出和寫入之間的連續動作對同一地址可用一個周期執行的例子。也可以分別對不同的地址進行這種連續的讀出和寫入。對於這樣的動作，作為以下要說明的實施例4的動作進行說明。
圖1 2的電路圖示出了本發明的半導體存儲裝置的另一個實施例。半導體存儲裝置400，在存儲體(BANKA1～BANKAN)裡邊已具有連到本地位線(LBL，LBLB)上的預充電電路108，這一點是和實施例1的半導體存儲裝置100的不同之處，其餘的都相同。但是，在圖12中，還示出了用字線WL2進行選擇的存儲單元CELL2，採用把預充電電路108設置為使之與存儲體內的本地位線(LBL、LBLB)相連的辦法，使得可以比實施例1的半導體存儲裝置100更高速地對本地位線(LBL、LBLB)預充電。因此，可以縮短預充電時間，可以縮短1個周期的時間。另外，與實施例1的半導體存儲裝置一樣，讀出放大器和鎖存電路104也可以用圖2所示的讀出放大器和鎖存電路105置換。
在圖13中示出了半導體存儲裝置400的讀出和寫入的連續動作的波形。在最初讀出了存儲單元CELL1的數據之後，再連續地把數據寫入存儲單元CELL2中。
開始動作之前，讀出用全程位線(RGBL、RGBLB)和本地位線(LBL、LBLB)，採用使信號線EQ1、EQ2變成「L」的辦法，用預充電電路108、109預充電為「H」。
讀出動作，首先使信號線EQ1、EQ2變為「H」，使預充電中止，與此同時，使字線WL1變為「H」，使已預充的本地位線(LBL、LBLB)被存儲單元CELL1放電，使之產生電位差。與字線WL1的上升的同時，Y開關(YSW1～YSWn)的控制信號RSW由「H」變為「L」。使本地位線(LBL、LBLB)與讀出用全程位線(RGBL、RGBLB)連接，並使存儲單元CELL1所產生的本地位線(LBL、LBLB)的電位差傳送到讀出用全程位線(RGBL、RGBLB)上去。此外，這一電位差還被送往讀出放大器和鎖存電路104，並在用讀出放大器放大後向信號線OUT上輸出數據。
在電位差已傳送到了讀出放大器上的時刻，字線WL1由「H」變「L」。從存儲單元CELL1中的數據讀出被中止。同時，Y開關(YSW1～YSWn)的控制信號RSW由「L」變為「H」，Y開關(YSW1～YSWn)的P溝道型MOS電晶體變成截止，把本地位線(LBL、LBLB)與讀出用全程位線(RGBL、RGBLB)斷開來。然後立即使字線WL2變為「H」，進行向存儲單元CELL2中的數據寫入。與字線WL2的上升的同時，Y開關(YSW1～YSWn)的控制信號WSW由「L」變為「H」，Y開關(YSW1～YSWn)的N溝道型MOS電晶體導通，本地位線(LBL、LBLB)與寫入用全程位線(WGBL、WGBLB)相連接，寫入動作開始。寫入用全程位線(WGBL、WGBLB)，由於在讀出動作期間已預先完成了充放電，故寫入動作開始之後，只要僅僅對電容小的本地位線(LBL、LBLB)進行充放電就可以把信號傳送到存儲單元CELL2，使寫入高速地結束。寫入結束之後，使字線WL2由「H」變為「L」，同時，使Y開關(YSW1～YSWn)的控制信號WSW由「H」變為「L」，使Y開關(YSW1～YSWn)的N溝道型MOS電晶體變成截止，使本地位線(LBL、LBLB)與寫入用全程位線(WGBL、WGBLB)斷開來。然後，使信號線EQ1、EQ2變為「L」，讀出用全程位線(RGBL、RGBLB)和本地位線(LBL、LBLB)用預充電電路108和109預充電為「H」，1個周期的動作結束。
在本實施例中，讀出和寫入是對同一存儲體的存儲單元進行的，但是也可以對不同的存儲體的存儲單元進行。
本地位線(LBL、LBLB)用1個周期來執行讀出、寫入和預充電這些動作，讀出用全程位線(RGBL、RGBLB)用一個周期執行讀出和預充電動作；寫入用全程位線(WGBL、WGBLB)在1個周期內僅僅進行寫入動作。即，全程位線分別使用為讀出用和寫入用專用，而在本地位線中，讀出動作和寫入動作連續執行，但是，在讀出動作和寫入動作之間不需要進行預充電動作。
在圖13中雖然描述為預充電在1周期的最後進行，但也可以使之在讀出之前進行。就是說，和描述為在1個周期的最初進行預充電是一樣的。
這裡，把存儲體內用作單口，而從存儲器宏觀整體來說作為雙口來實現。即，結果變成為已把存儲體利用作雙口存儲單元。半導體存儲裝置400變成了可以在同一周期內執行從某一地址的數據讀出和向另一地址的數據寫入的雙口存儲器。規定電容大的全程位線作為雙口使用，而電容小的本地位線則流水線式地(平行動作式的)用作單口。
實施例5在實施例4中，採用把2組的全程位線分別用作讀出用和寫入用的辦法，使得在1個周期內連續執行讀出和寫入。對此，採用在讀出2組的全程位線時，用2組全程位線的辦法，可以實現在1個周期內可以讀出2個不同的地址的數據雙口存儲器。換句話說，可以用現有技術的半個周期執行一個的數據讀出。關於這種動作，作為下邊要說明的實施例5進行說明。
圖14的電路圖示出了本發明的半導體存儲裝置的另一實施例。半導體存儲裝置500在存儲體(BANKB1～BANKBn)內具有連接到本地位線(LBL、LBLB)上的負載電晶體MP55和MP56；Y開關(YSW1～YSWn)僅由P溝道型MOS電晶體構成；以及兩對全程位線(RGBL1、RGBLB1；RGBL2、RGBLB2)的每一對上都連接有讀出電路(讀出放大器和鎖存電路104)和寫入電路(寫入放大器電路102)，上述這些點與實施例1的半導體存儲裝置100不同，除此之外則都一樣。與實施例1的半導體存儲裝置一樣，讀出放大器和鎖存電路104也可以用示於圖2的讀出放大器和鎖存電路105置換。
存儲單元CELL1和CELL2分別連到字線WL1、WL2上。本身為存儲體內的位線的本地位線(LBL、LBLB)，介以鄰近於存儲體形成的Y開關(YSW1～YSWn)，連接到與本地位線(LBL、LBLB)並行地形成的全程位線(RGBL1、RGBLB1、RGBL2、RGBLB2)上，使得穿越存儲體。本地位線(LBL、LBLB)連接到用作負載的P溝道型MOS電晶體MP55和MP56上，並且P溝道型MOS電晶體MP55和MP56的柵極接地。全程位線分成為第1全程位線(RGBL1、RGBLB1)和第2全程位線(RGBL2、RGBLB2)。第1全程位線(RGBL1、RGBLB1)介以Y開關(YSW1～YSWn)的P溝道型MOS電晶體MP51和MP53與本地位線(LBL、LBLB)相連，並還與讀出放大器和鎖存電路104相連接。第2全程位線(RGBL2、RGBLB2)介以Y開關(YSW1～YSWn)的P溝道型MOS電晶體MP52和MP54與本地位線(LBL、LBLB)相連接，還連到讀出放大器和鎖存電路104上。P溝道型MOS電晶體MP51和MP53的柵極上連接信號線RSW1，P溝道型MOS電晶體MP52和MP54的柵極上連接信號線RSW2。
解碼器和字驅動器101是選擇任意一個存儲體的1條字線的電路。Y開關控制電路106是控制Y開關(YSW1～YSWn)的電路。預充電電路108分別被連到第1全程位線(RGBL1、RGBLB1)和第2全程位線(RGBL2、RGBLB2)上。信號線EQ3和EQ4分別控制預充電電路108。從信號線OUT1上輸出已從第1全程位線(RGBL1、RGBLB1)上讀了出來的數據，從信號線OUT2上輸出已從第2全程位線(RGBL2、RGBLB2)上讀了出來的數據。第1全程位線(RGBL1、RGBLB1)和第2全程位線(RGBL2、RGBLB2)上分別連接寫入放大器電路102。
其次，在本實施例的電路中，對先讀出存儲單元CELL1的數據，接著讀出存儲單元CELL2的數據時的動作進行說明。
動作開始之前，全程位線(RGBL1、RGBLB1、RGBL2、RGBLB2)，通過使信號線EQ3、EQ4都變為「L」，用預充電電路108預充電到「H」。
其次，使信號線EQ3變為「H」，中止第1全程位線(RGBL1、RGBLB1)的預充電。與此同時，使字線WL1變為「H」，用存儲單元CELL1使本地位線(LBL、LBLB)放電，產生電位差。與字線WL1上升的同時，Y開關(YSW1～YSWn)的控制信號RSW1由「H」變為「L」，使本地位線(LBL、LBLB)與第1全程位線(RGBL1、RGBLB1)相連接。由存儲單元CELL1所產生的本地位線(LBL、LBLB)的電位差就向第1全程位線(RGBL1、RGBLB1)傳送。這一電位差還向讀出放大器和鎖存電路104傳送，並用讀出放大器放大之後把數據輸出到信號線OUT上。
在電位差已傳送到讀出放大器上的時刻，字線WL1由「H」變為「L」，從存儲單元CELL1中的數據讀出被中止。同時，Y開關(YSW1～YSWn)的控制信號RSW1由「L」變為「H」，使Y開關(YSW1～YSWn)的P溝道型MOS電晶體截止，使本地位線(LBL、LBLB)與第1全程位線(RGBL1、RGBLB1)斷開來。而與此同時，使信號線EQ3由「H」變為「L」，用預充電電路108把第1全程位線(RGBL1、RGBLB1)預充電至「H」。之後立即使信號線EQ2變成「H」，中止第2全程位線(RGBL2、RGBLB2)的預充電。與此同時，字線WL2變為「H」，本地位線(LBL、LBLB)被存儲單元CELL2放電，產生電位差。與字線WL2的上升同時，Y開關(YSW1～YSWn)的控制信號RSW2由「H」變為「L」，使本地位線(LBL、LBLB)與第2全程位線(RGBL2、RGBLB2)相連接，存儲單元CELL2所產生的本地位線(LBL、LBLB)的電位差就向第2全程位線(RGBL2、RGBLB2)中傳送。這一電位差還向讀出放大器和鎖存電路104傳送，並在用讀出放器放大後向信號線OUT上輸出數據。
在電位差已傳送到讀出放大器中的那一時刻，字線WL2就從「H」變為「L」，從存儲單元CELL2中進行的數據讀出被中止。同時，Y開關(YSW1～YSWn)的控制信號RSW2由「L」變為「H」，使Y開關(YSW1～YSWn)的P溝道型MOS電晶體截止，使本地位線(LBL、LBLB)和第2全程位線(RGBL2、RGBLB2)斷開來。並同時使信號線EQ3由「H」變為「L」，用預充電電路108把第1全程位線(RGBL1、RGBLB1)預充電到「H」。用上述辦法，就可以在1個周期內讀出兩個不同地址的數據。
在圖15中，雖然描述為預充電在1個周期的最後進行，但也可以使預充電在讀出之前進行。就是說，和描述為在1個周期的最初進行預充電是一樣的。
在本實施例中，電容大的全程位線在1個周期內進行讀出和預充電動作，而電容小的本地位線則在1個周期內進行兩次讀出動作，即，在本地位線上進行的一次讀出用半個周期，不進行預充電。之所以不必對本地位線預充電是因為本地位線已保持在電源電壓附近的電位，這是由於電容大的全程位線已進行了預充電，而本地位線上已連接上總是為導通狀態的負載用P溝道型MOS電晶體的緣故。這樣一來，採用把存儲體作為雙口存儲單元來使用的辦法，就可以高速地連續執行讀出動作和寫入動作。
實施例6在圖16中示出了用實施例2的超高速緩存數據陣列112和恢復緩衝器114構成的半導體存儲裝置600。半導體存儲裝置600由8個存儲體(BANK0～BANK7)，8個Y開關電路(YSW0-YSW7)，Y開關解碼電路YSWD，字驅動器WD，字解碼器WDEC，前置解碼器PDEC，讀出放大器和鎖存電路SAL，寫入放大器WA，恢復緩衝器RB構成。半導體存儲裝置600的存儲體(BANK0～BANK7)與Y開關電路(YSW0～YSW7)具有和實施例1的半導體存儲裝置100的存儲體(BANKn)和Y開關電路(YSWn)一樣的電路構成和布局圖。
存儲單元陣列被分成8個存儲體(BANK0～BANK7)，而各存儲體有64條字線×256位的列。存儲單元陣列用6個電晶體的單口與RAM存儲單元構成。存儲體內的本地位線對(BL、/BL)介以N溝道型MOS電晶體的開關YSW連接到寫入用全程位線對(BGW、/BGW)上。本地位線對(BL、/BL)介以P溝道型MOS電晶體的Y開關YSW連接到讀出用全程位線對(BGR、/BGR)上。
在整個讀出動作期間，選擇信號YR之內的一個變為「L」，使P溝道型MOS電晶體導通，以使得被選中的存儲單元的信號向讀出用全程位線對(BGR、/BGR)上傳送。已傳送到讀出用全程位線對(BGR、/BGR)上的信號用讀出放大器和鎖存電路SAL進行檢測和放大，輸出到讀出總線RBUS上去。讀出總線RBUS的寬度是32位。另外，讀出放大器和鎖存電路SAL使用圖2所示的差分式讀出放大器(讀出放大器和鎖存電路105)。
在寫入動作期間，為了使從寫入總線WBUS介以寫入放大器WA輸入的數據傳送到寫入用全程位線對(BGW、/BGW)上去，選擇信號YW中的一個變為「H」，使N溝道型MOS電晶體導通。寫入總線WBUS的寬度也是32位。
從地址總線ABUS，與時鐘CLK同步地把地址輸往前置解碼器PDEC並被解碼。前置解碼器PDEC的輸出輸往字解碼器WDEC並被解碼。字解碼器WDEC的輸出輸入至字驅動器WD並選擇字線WL。
圖17中示出了半導體存儲裝置600的位線電容。半導體存儲裝置600的位線電容，與不用全程位線的同一存儲容量的現有技術的存儲器(以下，在實施例6內的說明中僅稱之為現有技術)相比，大約可削減45％。連到位線(本地位線)上的存儲單元的電容記述為Memory Cell。內的數字表示存儲單元的個數。半導體存儲裝置600因為已分割為8個存儲體，故存儲單元的個數與現有技術比變成為1/8。位線(本地位線)本身的電容表述為BL。內的M2是表示第2層的金屬，就是說，表明位線使用的是第2層的金屬。全程位線本身的電容記為BG。內的M4表示第4層的金屬。就是說，表明全程位線使用的是第4層金屬，把本地位線與全程位線連接起來的Y開關電路的電容記作YSW。由於全程位線使用第4層(最上層)的金屬，故全程位線每單位長度的電容(0.11fF/μm)變得比本地位線的每單位長度的電容(0.19fF/μm)還小。因此，半導體存儲裝置600的全程位線的長度與現有技術的存儲器的長度雖然是同等程度的，但半導體存儲器600的全程位線的電容卻變得比現有技術的存儲器的位線的電容還小。
在圖18中示出了半導體存儲裝置600的模擬波形。是在工作電源電壓為2.5V，工作環境溫度為75℃的條件下模擬的結果。在已從存儲單元中讀了出來的信號向讀出用全程位線對(BGR、/BGR)上傳送的期間，寫入放大器WA可以驅動寫入用全程位線對(BGR、/BGR)。在讀出動作之後，使Y開關YSW的N溝道型MOS電晶體導通，使得在涉及本地位線對(BL、/BL)的讀出動作和寫入動作之間不需進行預充電，可使寫入數據立即向本地位線對(BL、/BL)上傳送。在寫入數據正在向存儲單元內寫入期間，則可以進行對讀入用全程位線對(BGR、/BGR)的預充電。寫入用全程位線對(BGW、/BGW)的預充電則完全不必要。就是說，在本地位線對(BL、/BL)中，以讀出(Read)、寫入(Write)、預充電(Precharge)的次序進行。在讀出用全程位線對(BGR、/BGR)中則從讀出(Read)、預充電(Precharge)的次序進行。在寫入用全程位線對(BGW、/BGW)上則只進行寫入(Write)。因此，在讀出用全程位線對(BGR、/BGR)上進行的讀出(Read)和在寫入用全程位線對(BGW、/BGW)上進行的寫入(Write)可以並行地進行。
根據示於圖18的模擬結果，半導體存儲裝置600被作成為使之可以用3.5ns實現讀出和寫入這兩個動作。就是說，半導體的存儲裝置600可以在工作頻率285MHz的一個周期內執行讀出和寫入連兩個動作。
在圖19中，示出了半導體存儲裝置600與現有技術的存儲器之間的周期時間的比較。半導體存儲裝置600的周期時間變得比現有技術的存儲器縮短了48％。現有技術的存儲器既無讀出用全程位線對也沒有寫入用全程位線對。因此，為要進行讀出和寫入這兩方動作，就要2倍的周期時間。在半導體存儲裝置600中，把電容小的本地位線(BL、/BL)作成為進行流水線式地(在圖19中，記為Pipelined)使用，把電容大的兩個全程位線對(BGR、/BGR；BGW、/BGW)作成為使之用作雙口(在圖19中，記為2-Port)。圖19的內字的數字表示位線的負載電容。
此外，把讀出記為Read或R，把寫入記為Write或W，把預充電記為Precharge或Pc。位線或本地位線記作BL，讀出用全程位線記為BGR以及寫入用全程位線記作BGW。
在圖20中，示出了讀出放大器和鎖存電路SAL的電路構成和模擬波形。這是在工作電源電壓為2.5V，工作環境溫度為75℃的條件下的模擬結果。從字線WL上升開始到把數據讀出到讀出總線RBUS(ReadBus)上為止的時間為1.3ns。讀出用全程位線記作BGR，第1級讀出放大器SA1的輸出線記為S01，第2級讀出放大器SA2的輸出線記作S02，第3級讀出放大器SA3的輸出線記作S03。另外，讀出放大器激活信號SA_EN在讀出用全程位線(BGR、/BGR)中產生電位差之前已被激活(高電平)。即，表示這是一個不需要時序的讀出放大器。
在圖21中示出了半導體存儲裝置600的試製品的照片的複製件。字解碼器WDEC、字驅動器WD及Y開關解碼器電路YSW已配置於記作Decoder/Word Driver的區域中。讀出放大器和鎖存電路SAL、寫入放大器WA及恢復緩衝器RB，被配置於記作Read/Write Amplifier/RB的區域中，讀出總線RBUS的布線被配置在記作Read Bus的區域中。寫入總線WBUS的布線被配置在記作Write Bus的區域裡。前置解碼器PDEC及其他所需的電路則被配置到記作Peripheral的區域中。
半導體存儲裝置600用0.35μm、4層金屬布線、CMOS技術製造。N溝道型MOS電晶體和P溝道型MOS電晶體的柵極長度為0.4μm。金屬布線的間距為1.4μm。半導體存儲裝置600的大小是1.5mm×3.56mm。
在圖22中，示出了半導體存儲裝置600的實測的動作波形。示出了285MHz的時鐘(Clock)，字線WL(Word Line)、寫入總線WBUS(WriteBus)，讀出總線RBUS(Read Bus)的波形。橫軸是時間，縱軸是輸出電壓。1個周期為3.5ns，存取時間為2ns。因此，讀出和寫入動作可在工作頻率285MHz的1個周期內執行。另外，半導體存儲裝置600的特徵如下(1)存儲容量4K×32位(16K字節)(2)讀出口1個(3)寫入口1個(4)供電電壓2.5V(5)周期時間3.5ns(6)時鐘存取時間2.0ns(7)功耗130mw(工作時鐘頻率為200MHz時)(8)存儲單元大小4.2×5.16μm(6個電晶體)(9)晶片尺寸1.5×3.56mm(10)工藝4層金屬布線，0.35μm CMOS
(11)金屬布線間距1.4μm(12)帶寬2.3G字節/s以上依據實施例對本發明人的發明具體地進行了說明，但本發明並不受限於這些實施例，在不脫離其要旨的範圍內，不用說還會有種種變更的可能。例如，雖然圖1的半導體存儲裝置的存儲單元是所謂靜態式，但也可以是所謂由MOS電晶體和電容構成的動態式的。圖8的超高速緩存是直接布局圖(Direct map)方式，但也可以是成組相聯(Setassociative)方式或完全相聯(full associative)式的。超高速緩存數據陣列112的一條線是256位，但也可以是1條線128位，512位等的輸入輸出的數據寬度的整數倍。另外，超高速緩存數據陣列112的輸入輸出的數據寬度是32位或64位，但也可以是128位。圖10的微處理器130也可內藏2次超高速緩存。另外，在2次超高速緩存處也可以用圖2的超高速緩存。圖10的計算機系統也可以沒有2次超高速緩存的系統。就是說，也可以不用2次超高速緩存而代之以用主存儲裝置。
權利要求
1.一種半導體存儲裝置，包括具有多條字線、多條位線和配置在上述多條字線與多條位線的交點上的多個存儲單元的存儲器陣列；連接到讀出放大器上的第1全程位線；連接到寫入放大器上的第2全程位線；把上述多個位線對選擇性地連接到上述第1和第2全程位線上的選擇電路，其中，上述第1和第2全程位線被配置於上述存儲器陣列上；在從上述存儲器陣列中讀出數據時，上述多條位線電連接到上述第1全程位線上，並通過上述讀出放大器輸出數據；在向上述存儲器陣列中寫入數據時，通過上述寫入放大器把數據輸入到第2全程位線上去，並且上述多條位線電連接到上述第2全程位線上。
2.根據權利要求1所述的半導體存儲裝置，其中，上述第1全程位線上的上述數據的讀出周期和上述第2全程位線上的上述寫入周期可以並行地進行。
3.根據權利要求1所述的半導體存儲裝置，其中，上述存儲單元是由6個電晶體構成的SRAM。
4.一種半導體存儲裝置，包括具有多條字線、多條位線、配置在上述多條字線與多條位線之間的交點上的多個存儲單元的存儲器陣列；在上述存儲器陣列上邊與上述多條位線並行地配置的第1和第2全程位線；把上述多條位線選擇性地連接到上述第1和第2全程位線上的選擇電路，其中，上述選擇電路，在從上述存儲器陣列中讀出數據時，使上述多條位線電連接到上述第1全程位線上，在向上述存儲器陣列中寫入數據時，使上述多條位線電連接到上述第2全程位線上。
5.根據權利要求4所述的半導體存儲裝置，其中，上述第1全程位線上的上述數據讀出周期和上述第2全程位線上的上述寫入周期可以並行地進行。
6.根據權利要求4所述的半導體存儲裝置，其中，上述存儲單元是由6個電晶體構成的SRAM。
7.一種半導體存儲裝置，包括具有第1多條字線、第1多條位線和被配置在上述第1多條字線與第1多條位線之間的交點上的多個存儲單元的第1存儲器陣列；具有第2多條字線、第2多條位線和被配置於上述第2多條字線與第2多條位線之間的交點上的多個存儲單元的第2存儲器陣列；在上述第1和第2存儲器陣列上邊被配置為與上述第1和第2多條位線並行的第1和第2全程位線；選擇性地把上述第1多條位線連接到上述第1和第2全程位線上的第1選擇電路；選擇性地把上述第2多條位線連接到上述第1和第2全程位線上的第2選擇電路，其中，上述第1或第2選擇電路，在從上述存儲單元中讀出數據時，把上述第1或第2多條位線電連接到上述第1全程位線上，在向上述存儲單元中寫入數據時，把上述第1或第2多條位線電連接到上述第2全程位線上。
8.根據權利要求7所述的半導體存儲裝置，其中，上述第1全程位線上的上述數據的讀出周期和上述第2全程位線上的上述寫入周期可以並行地進行。
9.根據權利要求7所述的半導體存儲裝置，其中，上述存儲單元是由6個電晶體構成的SRAM。
10.一種半導體裝置，包括具有已配置為陣列狀的存儲單元和本地位線的多個存儲器底板(memory mat)；形成穿越上述多個存儲器底板的一對第1全程位線和一對第2全程位線；鄰近於上述存儲器底板形成把上述本地位線選擇性地連接到上述一對第1全程位線和一對第2全程位線上的選擇電路，其中，在數據的讀出時，使上述本地位線與上述第1全程位線電連接，在數據的寫入時，使上述本地位線與上述第2全程位線電連接，且上述第1全程位線上的上述數據的讀出周期與上述第2全程位線上的上述寫入周期可以並行地進行。
11.根據權利要求10所述的半導體裝置，其中，在一個周期內進行向同一地址的數據的讀出和寫入。
12.根據權利要求10所述的半導體裝置，其特徵是對上述每4對本地位線對形成一對上述第1全程位線對和一對上述第2全程位線對。
13.根據權利要求10所述的半導體裝置，其特徵是上述本地位線和上述第1及第2全程位線分別用不同的金屬層形成。
14.根據權利要求10所述的半導體裝置，其特徵是還具備連接到上述第1全程位線上的讀出放大器和連接上述讀出放大器輸出的恢復緩衝器，在存儲時，在已把存儲單元的值讀出到恢復緩衝器中之後，才把數據寫入上述存儲單元中去。
15.根據權利要求14所述的半導體裝置，其特徵是在把該半導體裝置用作超高速緩存的情況下，而且是在存儲時未命中的情況下，把上述恢復緩衝器的值寫回到上述存儲單元中去。
16.根據權利要求10所述的半導體裝置，其特徵是上述存儲單元是由6個電晶體構成的SRAM。
17.一種數據處理裝置，包括在單一的半導體襯底上邊具備有中央處理裝置和不用等待命中信號的確定就進行數據陣列的寫入的超高速緩存，其中，在上述中央處理裝置的一個機器周期內進行從上述超高速緩存向上述中央處理裝置的裝入和從上述中央處理裝置向上述超高速緩存的存儲。
18.一種數據處理裝置，包括在單一的半導體襯底上邊具備有1個機器周期小於20nsec的中央處理裝置和超高速緩存，其中，在上述中央處理裝置的一個機器周期內進行從上述超高速緩存向上述中央處理裝置的裝入和從上述中央處理裝置向上述超高速緩存的存儲。
19.一種數據處理裝置，包括在單一的半導體襯底上邊具備中央處理裝置，把邏輯地址變換成物理地址的變換緩衝器和可用物理地址存取的超高速緩存，其中，在上述中央處理裝置的一個機器周期內進行從上述超高速緩存向上述中央處理裝置的裝入和從上述中央處理裝置向上述超高速緩存的存儲。
20.一種計算機系統，包括中央處理裝置、1次超高速緩存和2次超高速緩存或主存儲器，其中，上述1次超高速緩存和上述2次超高速緩存或主存儲器的數據轉換時，上述1次超高速緩存指定地址的數據讀出與上述1次超高速緩存的與上述指定的地址同一地址的數據寫入實質上在同一個周期內執行。
21.一種半導體存儲裝置，該裝置具備具有存儲單元和用字線選擇性地連接到上述存儲單元上的位線的存儲器陣列；使上述位線變成規定的電位的預充電電路；及寫入電路，其中，使得在從上述存儲單元向上述位線上進行的數據讀出和從上述寫入電路向上述位線上進行的數據的寫入期間，不用上述預充電電路對位線進行預充電。
22.根據權利要求21所述的半導體存儲裝置，其中，在從上述存儲單元向上述位線上的數據讀出之前，上述預充電電路對上述位線進行預充電。
23.根據權利要求21所述的半導體存儲裝置，其中，上述存儲單元是由6個電晶體構成的SRAM。
24.一種半導體裝置，包括具有已排列成陣列狀的存儲單元和本地位線的存儲器底板；形成為穿越上述存儲器底板的多對全程位線；鄰近上述存儲器底板形成，並把上述本地位線分別選擇性地連接到上述多對全程位線上去的選擇電路；及連接到上述全程位線上的讀出放大器，在數據的讀出時，使上述本地位線與上述多對全程位線電連接。
25.根據權利要求24所述的半導體裝置，其中，在1個周期內進行(從)2個不同的地址中的讀出。
26.權利要求24所述的半導體裝置，其中，上述存儲單元是由6個電晶體構成的SRAM。
27.一種半導體存儲裝置，其特徵是，可在定時的技術條件中把進行讀出動作的存儲器周期時間和進行讀出與寫入的連續動作的存儲器周期時間這兩者規定為同一時間。
28.根據權利要求27所述的半導體存儲裝置，其中，上述讀出和寫入的連續動作對同一地址進行。
29.根據權利要求27所述的半導體存儲裝置，其中，上述讀出和寫入的連續動作對不同的地址進行。
30.根據權利要求27所述的半導體存儲裝置，其中，(該裝置中)沒有僅僅進行寫入動作的存儲器周期。
全文摘要
半導體存儲裝置,具備有:存儲器陣列(BANK1);連接於讀出放大器(104)上的第1全程位線(RGBL);連接到寫入放大器(102)上的第2全程位線(WGBL);和使上述多條位線(LBL)選擇性地連到上述第1全程位線(RGBL)和第2全程位線(WGBL)上的選擇電路(YSW1)。
文檔編號H01L27/11GK1178377SQ9711615
公開日1998年4月8日 申請日期1997年8月5日 優先權日1996年8月6日
發明者長田健一, 樋口久幸, 石橋孝一郎 申請人:株式會社日立製作所