半導體器件的平坦化方法
2023-06-11 06:33:21
半導體器件的平坦化方法
【專利摘要】本發明提供一種半導體器件的平坦化方法，包括在襯底內形成溝槽，並在所述溝槽內形成半導體材料層，使所述半導體材料層填充所述溝槽且覆蓋於所述襯底上；在所述溝槽內的半導體材料層表面形成第一阻擋層，之後以所述第一阻擋層作為停止層，通過第一平坦化工藝去除襯底上的半導體材料層，去除所述第一阻擋層。在所述溝槽內形成半導體材料層後，在所述溝槽內半導體材料層的表面形成第一阻擋層，在以第一平坦化工藝去除半導體襯底上的半導體材料層時，所述第一阻擋層可有效保護位於所述溝槽內的半導體材料層，避免位於所述溝槽內的半導體材料層受到損傷，從而確保去除所述第一阻擋層後，露出的位於所述溝槽內的半導體材料層表面的平整度。
【專利說明】半導體器件的平坦化方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其是涉及一種半導體器件的平坦化方法。
【背景技術】
[0002]隨著集成電路製造技術的發展，集成電路的集成度不斷增加，集成電路的特徵尺寸也不斷減小，而對於集成電路製備工藝中，對各電器元件的精度要求也越發嚴格。
[0003]在半導體器件製備的平坦化工藝(如化學機械研磨工藝，Chemical MechanicalPolishing, CMP)中，在去除多餘半導體器件材料層同時，還需確保平坦化工藝後的半導體器件表面的平整度，以確保形成的半導體器件的精度。
[0004]圖1至圖3所示為現有半導體器件平坦化工藝的示意圖，包括:
[0005]在襯底10上形成阻擋層11，刻蝕所述襯底10形成溝槽12 ;之後，在襯底10的表面形成填充溝槽12的半導體材料層13，並採用平坦化工藝，以所述阻擋層11為停止層，去除所述襯底10上方多餘厚度的半導體材料層13，至露出所述阻擋層11，從而在溝槽12內形成表面平整的半導體材料層14。
[0006]然而，繼續參考圖3所示，在實際平坦化工藝後，在溝槽12內，會在平坦化後的半導體材料層14(如多晶矽層)表面形成弧線的凹陷(dishing) 141。尤其是開口較大的溝槽內，形成的大面積的半導體材料層表面的凹陷141現象尤其嚴重，進而嚴重降低了溝槽內半導體材料層的平整度。所述缺陷會影響後續形成的半導體器件的性能。
[0007]為此，如何提高半導體器件製備工藝中，平坦化後的半導體材料層的表面平整度是本領域技術人員亟需解決的問題。
【發明內容】
[0008]本發明解決的問題是提供一種半導體器件的平坦化方法，有效提高平坦化後的表面平整度，以提高半導體器件的性能。
[0009]為解決上述問題，本發明提供一種半導體器件的形成方法，包括:
[0010]提供襯底；
[0011 ] 在所述襯底內形成溝槽；
[0012]形成半導體材料層，使所述半導體材料層填充所述溝槽且覆蓋於所述襯底上；
[0013]在所述溝槽內的半導體材料層表面形成第一阻擋層；
[0014]以所述第一阻擋層作為停止層，通過第一平坦化工藝去除襯底上的半導體材料層；
[0015]去除所述第一阻擋層。
[0016]可選地，在所述溝槽上的半導體材料層表面形成第一阻擋層的步驟包括:
[0017]在所述襯底上的半導體材料層表面形成阻擋材料層，所述阻擋材料層覆蓋所述半導體材料層；
[0018]去除位於所述襯底上的半導體材料層表面的阻擋材料層，以保留於所述溝槽內的半導體材料層表面的阻擋材料層作為所述第一阻擋層。
[0019]可選地，去除位於所述襯底上的半導體材料層表面的阻擋材料層的步驟包括:
[0020]採用第二平坦化工藝去除所述襯底上的半導體材料層表面的阻擋材料層，所述第二平坦化工藝中的阻擋材料層與半導體材料層的去除速率比，大於第一平坦化工藝中的第一阻擋層與半導體材料層的去除速率比。
[0021]可選地，所述第一平坦化工藝對所述半導體材料層的去除速率和所述第一阻擋層的去除速率比大於或等於10。
[0022]可選地，所述第一平坦化工藝和第二平坦化工藝均為化學機械研磨工藝；並且所述第一平坦化工藝中採用的研磨墊硬度小於所述第二平坦化工藝中採用的研磨墊硬度。
[0023]可選地，所述第一阻擋層的厚度大於或等於100埃。
[0024]可選地，所述第一阻擋層的形成工藝為化學氣相沉積工藝。
[0025]可選地，所述第一阻擋層的材料為氧化矽或氮化矽，所述半導體材料層的材料為多晶娃。
[0026]可選地，去除所述第一阻擋層的步驟包括:採用溼法刻蝕去除所述第一阻擋層；
[0027]若所述第一阻擋層的材料為氧化矽，所述溼法刻蝕工藝的刻蝕劑為稀釋的氫氟酸溶液；
[0028]若所述第一阻擋層的材料為氮化矽，所述溼法刻蝕工藝的刻蝕劑為磷酸溶液。
[0029]可選地，在所述襯底內形成溝槽前，所述半導體器件的平坦化方法還包括:
[0030]在所述襯底上形成第二阻擋層；
[0031]在所述襯底內形成溝槽的步驟包括:
[0032]刻蝕所述第二阻擋層和所述襯底，在所述襯底內形成所述溝槽。
[0033]與現有技術相比，本發明的技術方案具有以下優點:
[0034]在襯底內形成溝槽，並在所述溝槽內形成半導體材料層，使所述半導體材料層填充所述溝槽且覆蓋於所述襯底上；在所述溝槽內的半導體材料層表面形成第一阻擋層，之後以所述第一阻擋層作為停止層，通過第一平坦化工藝去除襯底上的半導體材料層，去除所述第一阻擋層。在所述溝槽內形成半導體材料層後，在所述溝槽內半導體材料層的表面形成第一阻擋層，在以第一平坦化工藝去除半導體襯底上的半導體材料層時，所述第一阻擋層可有效保護位於所述溝槽內的半導體材料層，避免位於所述溝槽內的半導體材料層受到損傷，從而確保去除所述第一阻擋層後，露出的位於所述溝槽內的半導體材料層表面的平整度。
【專利附圖】
【附圖說明】
[0035]圖1至圖3為現有技術中一種半導體器件平坦化方法的結構示意圖；
[0036]圖4至圖9為本發明半導體器件的平坦化方法一實施例的結構示意圖；
[0037]圖10至圖15為本發明半導體器件的平坦化方法另一實施例的結構示意圖。
【具體實施方式】
[0038]正如【背景技術】所述，在半導體器件平坦化工藝中，在平坦化後半導體材料層的表面會形成凹陷缺陷，降低半導體材料層表面的平整度，進而影響後續形成的半導體器件的性能。
[0039]分析其原因，在半導體器件的平坦化工藝中，採用的研磨墊會影響半導體材料研磨效果，如硬度較大的研磨墊研磨後的半導體材料層局部高度差異較小，平整度較好，但在半導體材料表面造成劃痕。為此在平坦化工藝的後段工藝中，會選擇硬度較小，柔軟度較高的研磨墊，以降低半導體材料表面的劃痕，提高半導體材料層表面的平滑度。
[0040]然而，柔軟度較高的研磨墊在研磨過程中，容易形成較大的形變。具體地，如圖3所示，在半導體器件平坦化工藝中，襯底10表面的阻擋層11的研磨速率小於半導體材料層13研磨速率。研磨墊接觸到阻擋層11時，基於阻擋層11研磨速率較慢，研磨墊向下移動速度明顯降低，但基於研磨墊仍受到下壓的力，以及阻擋層施於的反作用力，研磨墊出現較大的形變，此時，在研磨墊中間部位依然與溝槽12內的半導體材料接觸，並以較大的速率造成溝槽12內的半導體材料損傷，尤其是靠近溝槽12中心部位，遠離阻擋層11部分的半導體材料受研磨墊擠壓程度最大、研磨速率最快，從而在半導體材料的表面形成凹陷(dishing)缺陷，而且，所述溝槽12的寬度越大，如寬度大於10微米(ym)，上述凹陷的缺陷越明顯，對於後續形成的半導體器件的性能影響越大。
[0041]為此，本發明提供了一種半導體器件的平坦化方法，包括:在襯底內形成溝槽，在所述溝槽內形成半導體材料層，所述半導體材料層填充所述溝槽且覆蓋於所述襯底上；在所述溝槽內的半導體材料層表面形成第一阻擋層，之後以所述第一阻擋層作為停止層，通過第一平坦化工藝去除襯底上的半導體材料層，其中，在以第一平坦化工藝去除半導體襯底上的半導體材料層期間，所述第一阻擋層可有效保護位於所述溝槽內的半導體材料層，避免位於所述溝槽內的半導體材料層受到損傷，從而確保位於所述溝槽內的半導體材料層表面平整度；之後再去除所述第一阻擋層，露出溝槽中的半導體材料層。
[0042]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0043]圖4至圖9為本發明半導體器件的平坦化方法一實施例的結構示意圖。
[0044]先參考圖4所示，提供襯底20。
[0045]所述襯底20可以為矽襯底，也可以是氧化矽、氮化矽、鍺、鍺矽、砷化鎵襯底或絕緣體上矽襯底，常見的襯底均可作為本實施例中的襯底。
[0046]本實施例中的襯底20為矽襯底。
[0047]在所述襯底20上形成第二阻擋層21，刻蝕所述第二阻擋層21和襯底20，在所述襯底20內形成溝槽22。
[0048]本實施例中，所述第二阻擋層21的材料可為氮化矽或是氧化矽，形成工藝包括化學氣相沉積(Chemical Vapor Deposit1n, CVD),原子層沉積(Atomic layer deposit1n,ADL)等，所述第二阻擋層21的形成工藝並不限定本發明的保護。
[0049]刻蝕所述第二阻擋層21和襯底20的方法可選為幹法刻蝕工藝。所述幹法刻蝕工藝包括，先在所述第二阻擋層21上形成光刻膠掩模，之後以所述光刻膠掩模為掩模，並採用諸如氟基氣體、氧氣、氯氣等氣體作為刻蝕劑，刻蝕所述第二阻擋層21和襯底20。所述溝槽22的形成工藝並不限定本發明的保護範圍內。
[0050]本實施例中，所述溝槽22具有較大的尺寸，具體地，所述溝槽22的寬度大於或等於10微米，具體地，如10?100微米。
[0051]可選地，所述溝槽22的深度大於或等於10微米，具體地，如10?100微米。
[0052]後續在所述襯底20上形成填充所述溝槽22的半導體材料層後，所述第二阻擋層21作為研磨半導體材料層的研磨停止層，若所述第二阻擋層21的厚度過薄，會過快消耗，甚至消耗殆盡，無法起到研磨停止層作用，造成半導體材料過度消耗，而且會造成襯底20損傷；基於向溝槽22內填充半導體材料層時，同樣會在第二阻擋層21的開口內填充半導體材料層，且位於所述溝槽22內的半導體材料層上方，在研磨半導體材料層工藝後，第二阻擋層21的開口內的半導體材料層被保留，若所述第二阻擋層21過厚，會造成最終剩餘半導體材料層過厚，致使半導體材料層的厚度與預計厚度偏差較大。
[0053]本實施例中，所述第二阻擋層21的厚度大於等於100埃(A )可選地，所述第二阻擋層21的厚度為400?1000 A。
[0054]參考圖5所示，在所述溝槽22內形成半導體材料層23，使所述半導體材料層23填充所述溝槽22，且覆蓋於所述第二阻擋層21 (即所述襯底20)上。
[0055]本實施例中，所述半導體材料層23為多晶矽層，所述半導體材料層23保型覆蓋在所述第二阻擋層21上方。所述半導體材料層23包括位於所述溝槽22內的第一部分231和位於所述第二阻擋層21上的第二部分232，且所述第二部分232表面至所述第一部分231表面的距離與所述溝槽22的深度相近。
[0056]所述半導體材料層23的形成工藝包括化學氣相沉積(Chemical VaporDeposit1n, CVD)和原子層沉積(Atomic Layer Deposit1n, ALD),位於所述凹槽 22 內的半導體材料層23的表面具有良好的平整度。
[0057]本實施例中，所述溝槽22內的半導體材料層的表面(也即所述第一部分231的表面)與所述襯底20表面的高度差為±1000埃。可選的，所述溝槽22內的半導體材料層的表面與所述襯底20表面齊平。
[0058]在所述溝槽22內的半導體材料層的表面(即在如圖5所示半導體材料層第一部分231的表面)形成第一阻擋層。
[0059]本實施例中，形成所述第一阻擋層241的步驟包括:
[0060]先參考圖6所示，在所述半導體材料層23上形成阻擋材料層24，所述阻擋材料層24包括覆蓋於所述溝槽22內的半導體材料層表面的第一分層241，以及覆蓋於所述第二阻擋層21上的半導體材料層表面(即在如圖5所示半導體材料層第二部分232表面)的第二分層242。
[0061]本實施例中，所述阻擋材料層24的形成方法為化學氣相沉積(Chemical VaporDeposit1n, CVD)。可選為等離子體增強化學氣相沉積法(Plasma Enhanced ChemicalVapor Deposit1n,PECVD),從而降低形成所述阻擋材料層24時造成所述半導體材料層23的損傷。
[0062]接著參考圖7所示，以第二平坦化工藝去除覆蓋於所述第二阻擋層21上的半導體材料層表面的第二分層242，保留覆蓋於所述溝槽22內的半導體材料層表面的第一分層241，並以所述第一分層241作為所述第一阻擋層。
[0063]本實施例中，所述第二平坦化工藝為化學機械研磨(CMP)，且所述CMP工藝可採用硬度較大的研磨墊(hard pad)，並採用二氧化矽顆粒為掩模顆粒，以PH值為11左右，含有氫氧化鉀(KOH)的溶液為研磨漿料，以快速地去除所述第一阻擋層24的第二分層242。
[0064]可選地，在所述第二平坦化工藝中，若所述阻擋材料層24的材料為氮化矽，控制研磨速率為500?1000埃/分鐘，若所述阻擋材料層24的材料為氧化矽，控制研磨速率為2000?3000埃/分鐘。
[0065]繼續參考圖7所示，所述第二平坦化工藝後，在所述第二阻擋層21上方保留了部分厚度的半導體材料層233。
[0066]之後，參考圖8所示，進行第一平坦化工藝，以去除所述襯底20表面(即所述第二阻擋層21表面)剩餘的半導體材料層233，露出所述第二阻擋層21。
[0067]在所述第一平坦化工藝中，所述第二阻擋層21和所述第一阻擋層241作為研磨停止層，所述第一阻擋層241有效保護所述襯底20的溝槽22內的半導體材料層免受損傷，所述第二阻擋層21保護所述襯底20免受損傷。
[0068]本實施例中，所述第一平坦化工藝中的第一阻擋層241與半導體材料層233的去除速率比，小於上述第二平坦化工藝中的阻擋材料層與半導體材料層的去除速率比，使得所述第一阻擋層241作為研磨停止層，保護所述溝槽22內的半導體材料層免受損傷，進而確保在去除所述第一分層241後露出的多晶矽層(即所述第一部分231)的表面的平整度，以及平滑度。
[0069]可選地，在所述第一平坦化工藝中，所述半導體材料層233的研磨速率和所述第一阻擋層241的研磨速率比大於或等於10。
[0070]進一步可選地，在第一平坦化工藝中，控制所述半導體材料層233的研磨速率為6000 A/min；若所述第一阻擋層241的材料為氮化矽，所述第一阻擋層241的研磨速率為120A/min;若所述第一阻擋層241的材料為氧化矽，所述第一阻擋層241的研磨速率為
60A./min。
[0071]本實施例中，具體地，所述第一平坦化工藝為CMP，相比與上述第二平坦化工藝中採用硬度較大的研磨墊，所述第一平坦化工藝採用硬度較小，較為柔軟的研磨墊(softpad)，並可採用二氧化矽顆粒為掩模顆粒，PH值為11左右的有機溶劑作為研磨漿料，以去除所述襯底20表面的半導體材料層233。
[0072]在所述第一平坦化工藝中，所述第一阻擋層241作為研磨去除所述第二阻擋層21上的半導體材料層233的停止層，以保護所述第一阻擋層241下方的多晶矽。但在所述第一平坦化工藝過程中，所述第一阻擋層24會受損耗，若所述第一阻擋層241過薄，消耗殆盡會造成其下方的多晶矽損傷；但若過厚，不利於迅速去除所述第一阻擋層241兩側的多晶矽。
[0073]本實施例中，所述第一阻擋層241的厚度大於或等於100 A,以確保保護所述第一阻擋層241下方的多晶矽不受損傷。可選地，所述第一阻擋層241的厚度與所述第二阻擋層21厚度相近，為400?丨000 A。
[0074]參考圖9所示，在露出所述第二阻擋層21後，採用溼法刻蝕工藝去除所述第二阻擋層21和所述第一阻擋層241。
[0075]本實施例中，可選地，所述第一阻擋層241和所述第二阻擋層21採用相同的材料，且厚度相近。因而可在同一步驟中去除所述第一阻擋層241和第二阻擋層21，露出所述襯底20和溝槽22內的多晶矽層。
[0076]本實施例中，若所述第二阻擋層21 (和第一分層241)的材料為氮化矽時，所述溼法刻蝕工藝採用的刻蝕劑為熱磷酸；若所述第二阻擋層21 (和第一阻擋層241)的材料為氧化矽時，所述溼法刻蝕工藝採用的刻蝕劑為稀釋的氫氟酸溶液(DHF)。從而在去除所述第一阻擋層241和第二阻擋層21時，避免多晶矽層受到過多損傷，以確保位於所述襯底20的溝槽22內的多晶矽層表面的平整度和平滑度。
[0077]本實施例中，在所述襯底內形成溝槽後，在所述溝槽內填充多晶矽層，所述多晶矽層同時覆蓋在所述襯底的表面；之後在所述溝槽內的多晶矽層表面形成第一阻擋層，並以所述第一阻擋層為停止層，通過第一平坦化工藝去除襯底上的半導體材料層。在以第一平坦化工藝去除半導體襯底上的半導體材料層期間，所述第一阻擋層可有效保護位於所述溝槽內的半導體材料層，避免位於所述溝槽內的半導體材料層受到損傷，從而在去除所述第一阻擋層露出溝槽中的半導體材料層後，確保位於所述溝槽內的半導體材料層表面平整度和平滑度。
[0078]圖10至圖13是本發明半導體器件的平坦化方法另一實施例的示意圖。
[0079]本實施例與上述實施例的技術方案大致相似，其區別在於，
[0080]參考圖10所示，本實施例中，所述襯底30的材料為氧化矽。
[0081]相比於上述實施例中，在所述襯底30上沒有形成所述第二阻擋層，在刻蝕所述襯底30形成溝槽32後，參考圖11所示，在所述襯底30上保型覆蓋半導體材料層33。
[0082]本實施例中，所述溝槽32與上述實施例中的溝槽結構相似，在此不再贅述。
[0083]本實施例中，所述半導體材料層33為多晶矽層。
[0084]所述多晶矽層33包括位於所述溝槽32內的第一部分331，以及位於襯底30上的第二部分332。所述多晶矽層33的結構與所述上述實施例中的多晶矽層23(參考圖5所示)結構相似，在此不再贅述。
[0085]之後，在所述溝槽32內的多晶矽層331 (即第一部分331)上形成第一阻擋層。
[0086]所述第一阻擋層的形成步驟包括:
[0087]參考圖12所示，在所述多晶矽層33表面形成阻擋材料層34，所述阻擋材料層34包括位於所述溝槽32內的多晶矽層331 (即第一部分331)上的阻擋材料層341，以及位於所述襯底30表面的多晶矽層332 (即第二部分332)上的阻擋材料層342 ；
[0088]接著參考圖13所示，採用第二平坦化工藝去除位於所述襯底30表面的多晶矽層332 (即第二部分332)上的阻擋材料層342，以保留於所述溝槽32內的多晶矽層331 (即第一部分331)上的阻擋材料層341作為第一阻擋層。
[0089]本實施例中，所述第一阻擋層的材料為氮化矽，與所述襯底30的材料不同。所述第一阻擋層與上述實施例中的第一阻擋層241 (參考圖6所示)結構相似，在此不再贅述。
[0090]繼續參考圖13所示，在所述第二平坦化工藝後，在所述襯底30上保留部分厚度的多晶矽層333 ;接著參考圖14所述，採用第一平坦化工藝去除所述襯底30上的多晶矽層333露出所述襯底30。
[0091]本實施例中，所述第一平坦化工藝和第二平坦化工藝與上述實施例中的第一平坦化工藝和第二平坦化工藝相似。在第一次平坦化工藝中，控制所述多晶矽層333的研磨速率與所述第一阻擋層341的研磨速率比大於或等於10，因而所述第一阻擋層341可保護位於所述襯底30的溝槽32內的多晶矽層331免受損傷。本實施例中，所述襯底30為氧化矽襯底，因而所述襯底30並不會受到較大損傷。
[0092]之後，參考圖15所示，以溼法刻蝕工藝去除所述第一阻擋層341，露出所述溝槽32內的多晶矽層331。上述溼法刻蝕工藝與上述實施例中的溼法刻蝕工藝相似，在此不再贅述。
[0093]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種半導體器件的平坦化方法，其特徵在於，包括: 提供襯底； 在所述襯底內形成溝槽； 形成半導體材料層，使所述半導體材料層填充所述溝槽且覆蓋於所述襯底上； 在所述溝槽內的半導體材料層表面形成第一阻擋層； 以所述第一阻擋層作為停止層，通過第一平坦化工藝去除襯底上的半導體材料層； 去除所述第一阻擋層。
2.如權利要求1所述的半導體器件的平坦化方法，其特徵在於，在所述溝槽上的半導體材料層表面形成第一阻擋層的步驟包括: 在所述襯底上的半導體材料層表面形成阻擋材料層，所述阻擋材料層覆蓋所述半導體材料層； 去除位於所述襯底上的半導體材料層表面的阻擋材料層，以保留於所述溝槽內的半導體材料層表面的阻擋材料層作為所述第一阻擋層。
3.如權利要求2所述的半導體器件的平坦化方法，其特徵在於，去除位於所述襯底上的半導體材料層表面的阻擋材料層的步驟包括: 採用第二平坦化工藝去除所述襯底上的半導體材料層表面的阻擋材料層，所述第二平坦化工藝中的阻擋材料層與半導體材料層的去除速率比，大於第一平坦化工藝中的第一阻擋層與半導體材料層的去除速率比。
4.如權利要求1所述的半導體器件的平坦化方法，其特徵在於，所述第一平坦化工藝對所述半導體材料層的去除速率和所述第一阻擋層的去除速率比大於或等於10。
5.如權利要求3所述的半導體器件的平坦化方法，其特徵在於，所述第一平坦化工藝和第二平坦化工藝均為化學機械研磨工藝；並且所述第一平坦化工藝中採用的研磨墊硬度小於所述第二平坦化工藝中採用的研磨墊硬度。
6.如權利要求1所述的半導體器件的平坦化方法，其特徵在於，所述第一阻擋層的厚度大於或等於100埃。
7.如權利要求1所述的半導體器件的平坦化方法，其特徵在於，所述第一阻擋層的形成工藝為化學氣相沉積工藝。
8.如權利要求1所述的半導體器件的平坦化方法，其特徵在於，所述第一阻擋層的材料為氧化矽或氮化矽，所述半導體材料層的材料為多晶矽。
9.如權利要求8所述的半導體器件的平坦化方法，其特徵在於，去除所述第一阻擋層的步驟包括:採用溼法刻蝕去除所述第一阻擋層； 若所述第一阻擋層的材料為氧化矽，所述溼法刻蝕工藝的刻蝕劑為稀釋的氫氟酸溶液； 若所述第一阻擋層的材料為氮化矽，所述溼法刻蝕工藝的刻蝕劑為磷酸溶液。
10.如權利要求1所述的半導體器件的平坦化方法，其特徵在於，在所述襯底內形成溝槽前，所述半導體器件的平坦化方法還包括: 在所述襯底上形成第二阻擋層； 在所述襯底內形成溝槽的步驟包括: 刻蝕所述第二阻擋層和所述襯底，在所述襯底內形成所述溝槽。
【文檔編號】H01L21/304GK104078346SQ201410352940
【公開日】2014年10月1日 申請日期:2014年7月23日 優先權日:2014年7月23日
【發明者】紀登峰, 李儒興 申請人:上海華虹宏力半導體製造有限公司