一種可實現同步雙口sram功能的同步單口sram的製作方法
2023-06-11 19:40:21 3
專利名稱：一種可實現同步雙口sram功能的同步單口sram的製作方法
技術領域：
本實用新型涉及集成電路領域，具體地說，是涉及一種可實現同步雙口SRAM(靜態隨機存儲器)功能的同步單口SRAM。
背景技術：
隨著集成電路領域的發展，人們對晶片功能的要求越來越高。特別是在多媒體和通訊集成電路設計中會大量集成SRAM，而且經常會用到雙口SRAM，它與單口的SRAM的區別是，它具有兩套時鐘/數據/地址埠，並且可以獨立地同時進行寫入和讀取操作，但它相對於單口SRAM而言，體積幾乎是單口SRAM的兩倍。在大量使用時也會使晶片成本增加很多。
實用新型內容本實用新型的目的是為了提供一種可實現同步雙口SRAM功能的同步單口SRAM，它可以在雙口SRAM應用環境下被應用，同時又可以達到減小體積的目的。
為了實現上述目的，本實用新型提供方案如下一種可實現同步雙口靜態隨機存儲功能的同步單口靜態隨機存儲器，包括一個普通的同步單口靜態隨機存儲器本體，本實用新型的同步單口靜態隨機存儲器還包括一個多輸入多輸出端的映射邏輯電路模塊，所述映射邏輯電路模塊包含有用於連接上述同步單口靜態隨機存儲器本體各個信號端的埠，同時該映射邏輯電路模塊還包含有用於連接同步雙口靜態隨機存儲器所適用之信號端的埠，該映射邏輯電路模塊在上述同步單口靜態隨機存儲器本體和對應於同步雙口靜態隨機存儲器的各信號埠之間進行映射連接，使得原本連接同步雙口靜態隨機存儲器埠的兩套信號端映射於所述同步單口靜態隨機存儲器本體的相應功能埠上。
本實用新型所述映射邏輯電路單元中，對應於同步雙口靜態隨機存儲器的塊使能端CENA、CENB與同步單口靜態隨機存儲器上的塊使能端CEN之間的映射、對應於同步雙口靜態隨機存儲器的寫使能端WENA、WENB與同步單口靜態隨機存儲器上的寫使能端WEN之間的映射、對應於同步雙口靜態隨機存儲器的讀使能端OENA、OENB與同步單口靜態隨機存儲器上的讀使能端OEN之間的映射都是通過一個與門來實現的。
本實用新型所述映射邏輯電路單元中，對應於同步雙口靜態隨機存儲器的時鐘端CLKA、CLKB與同步單口靜態隨機存儲器上的時鐘端CLK之間可以是直接連接的；對應於同步雙口靜態隨機存儲器的輸出端QA、QB與同步單口靜態隨機存儲器上的輸出端Q之間也可以是直接連接的。
本實用新型所述映射邏輯電路單元中，對應於同步雙口靜態隨機存儲器的數據端DA、DB與同步單口靜態隨機存儲器上的數據端D之間的映射關係表達式可以是(/CENA)*DA+(/CENB)*DB；對應於同步雙口靜態隨機存儲器的地址端AA、AB與同步單口靜態隨機存儲器上的地址端D之間的映射關係表達式可以是(/CENA)*AA+(/CENB)*AB。
本實用新型所述的同步單口靜態隨機存儲器的時鐘頻率可以滿足以下公式fCLK＝2x max{fclka，fclkb}，其中fCLK為同步單口SRAM的頻率，fclka，fclkb為同步雙口SRAM的工作頻率。
與現有技術相比，本實用新型的優點在於本實用新型可以在雙口SRAM應用環境下被應用，同時又可以減小晶片的體積。
本實用新型的目的、特點及優點將結合實施例，參照附圖作進一步的說明。
附圖1是同步單口SRAM寫時序圖。
附圖2是同步單口SRAM讀時序圖。
附圖3是同步雙口SRAM讀寫時序圖。
附圖4是本實用新型所述裝置的結構圖。
附圖5是本實用新型所述裝置的具體實施例的結構圖。
具體實施方式
參照附圖1、2，是同步單口SRAM寫、讀時序圖。
同步單口SRAM的埠信號一般有數據輸入端D，數據輸出端Q，地址ADDR，時鐘CLK，塊使能端CEN，寫使能端WEN，讀使能端OEN；同步雙口SRAM的埠信號有兩套這樣的信號DA，DB，QA，QB，AA，AB，CLKA，CLKB，CENA，CENB，WENA，WENB，OENA，OENB。有時寫使能和讀使能用一根線WEN/OE，其中，tcyc是時鐘周期，tckl是時鐘為低電平時間，tckh是時鐘為高電平時間，tas是地址建立時間，tah是地址保持時間，tds是輸入數據建立時間，tdh是地址輸入數據保持時間，tws是寫信號建立時間，twh是寫信號保持時間，tcs是塊使能信號建立時間，tch是塊使能信號保持時間，寫同步單口SRAM時，在塊使能CEN信號，寫信號WEN(低有效)和地址信號ADDR1有效的條件下，輸入數據DATA1在時鐘上升沿存入存儲器對應的地址中；讀同步單口SRAM時，在塊使能CEN信號，讀信號(WEN為高時)和地址信號ADDR1有效的條件下，輸出數據Q1經過存取時間後從存儲器中相應地址中讀出。
參照附圖3，是同步雙口SRAM讀寫時序圖。
讀同步雙口SRAM時，塊使能EN_B、讀使能WE_B、地址ADDR_B信號有效時，在時鐘CLK_B上升沿後，經過存取時間後ADDR_B地址的數據穩定的出現在輸出數據線DO_B上；寫同步雙口SRAM時，塊使能EN_A、寫使能WE_A、地址信號ADDR_A有效時，在時鐘CLK_A上升沿後，經過存取時間ta(大於tcc，tcc表示會發生時鐘碰撞最短時間)後輸入數據DI_A穩定的存在SRAM中。不能同時通過埠A埠B改寫存儲器同一地址內容，但可以同時通過埠A埠B讀取存儲器同一地址。
參照附圖4，是本實用新型所述裝置的結構圖。
一種可實現同步雙口靜態隨機存儲功能的同步單口靜態隨機存儲器，包括一個普通的同步單口靜態隨機存儲器本體1，本實用新型的同步單口靜態隨機存儲器還包括一個多輸入多輸出端的映射邏輯電路模塊2，所述映射邏輯電路模塊2包含有用於連接上述同步單口靜態隨機存儲器本體各個信號端的埠，同時該映射邏輯電路模塊2還包含有用於連接同步雙口靜態隨機存儲器所適用之信號端的埠，該映射邏輯電路模塊2在上述同步單口靜態隨機存儲器本體1和對應於同步雙口靜態隨機存儲器的各信號埠之間進行映射連接，使得原本連接同步雙口靜態隨機存儲器埠的兩套信號端映射於所述同步單口靜態隨機存儲器本體1的相應功能埠上。
參照附圖5，是本實用新型所述裝置的具體實施例的結構圖。
所以在實現這樣的同步雙口SRAM時，把單口SRAM的埠信號做一些邏輯處理，將DA，DB經過一塊邏輯電路連在一起成為內部同步單口SRAM的D端，這裡所述的邏輯電路的映射關係可以是(/CENA)*DA+(/CENB)*DB；QA，QB連在一起成為內部同步單口SRAM的Q端；AA，AB經過一塊邏輯電路連在一起成為內部同步單口SRAM的ADDR端，這裡所述的邏輯電路的映射關係可以是(/CENA)*AA+(/CENB)*AB，CLKA，CLKB連在一起成為內部同步單口SRAM的CLK端，CENA，CENB可以用與門連在一起成為內部同步單口SRAM的CEN端，WENA，WENB可以用與門連在一起成為內部同步單口SRAM的WEN端，OENA，OENB可以用與門連在一起成為內部同步單口SRAM的OEN端。
本實用新型所述的同步單口靜態隨機存儲器的時鐘頻率可以滿足以下公式fCLK＝2x max{fclka，fclkb}，其中fCLK為同步單口SRAM的頻率，fclka，fclkb為同步雙口SRAM的工作頻率。由於雙倍時鐘同步單口SRAM是分別在不同的周期內進行讀或寫操作，不會產生時鐘碰撞，也就是用CLK_A寫進的數據不能被隨之而來的CLK_B讀走，而是上一個CLK上升沿寫進的數據能被下個CLK上升沿安全的讀走。
按照本實用新型，單口SRAM模擬雙口SRAM的設計方法的確能減小SRAM所佔的晶片面積，舉個例子來講，512字16位寬的同步雙口SRAM，長435.17um寬523um，面積是227594um2，512字16位寬的同步單口SRAM，長334um寬276um，面積是92184um2，前者是後者的2.46倍。而增加的邏輯極少，代價較低。本方法的關鍵是提高同步單口SRAM工作頻率，對其埠信號加一些轉換邏輯，進行分時操作，實現同步雙口SRAM功能。
本實用新型所述的一種可實現同步雙口SRAM功能的同步單口SRAM，並不僅僅限於說明書和實施方式中所列運用，它完全可以被適用於各種適合本實用新型之領域，對於熟悉本領域的人員而言可容易地實現另外的優點和進行修改，因此在不背離權利要求及等同範圍所限定的一般概念的精神和範圍的情況下，本實用新型並不限於特定的細節、代表性的設備和這裡示出與描述的圖示示例。
權利要求1.一種可實現同步雙口靜態隨機存儲功能的同步單口靜態隨機存儲器，包括一個普通的同步單口靜態隨機存儲器本體(1)，其特徵在於還包括一個多輸入多輸出端的映射邏輯電路模塊(2)，所述映射邏輯電路模塊(2)包含有用於連接上述同步單口靜態隨機存儲器本體(1)各個信號端的埠，同時該映射邏輯電路模塊(2)還包含有用於連接同步雙口靜態隨機存儲器所適用之信號端的埠，該映射邏輯電路模塊(2)在上述同步單口靜態隨機存儲器本體(1)和對應於同步雙口靜態隨機存儲器的各信號埠之間進行映射連接，使得原本連接同步雙口靜態隨機存儲器埠的兩套信號端映射於所述同步單口靜態隨機存儲器本體(1)的相應功能埠上。
2.根據權利要求1所述的同步單口靜態隨機存儲器，其特徵在於，所述映射邏輯電路單元中，對應於同步雙口靜態隨機存儲器的塊使能端CENA、CENB與同步單口靜態隨機存儲器上的塊使能端CEN之間的映射、對應於同步雙口靜態隨機存儲器的寫使能端WENA、WENB與同步單口靜態隨機存儲器上的寫使能端WEN之間的映射、對應於同步雙口靜態隨機存儲器的讀使能端OENA、OENB與同步單口靜態隨機存儲器上的讀使能端OEN之間的映射都是通過一個與門來實現的。
3.根據權利要求1所述的同步單口靜態隨機存儲器，其特徵在於所述映射邏輯電路單元中，對應於同步雙口靜態隨機存儲器的時鐘端CLKA、CLKB與同步單口靜態隨機存儲器上的時鐘端CLK之間可以是直接連接的；對應於同步雙口靜態隨機存儲器的輸出端QA、QB與同步單口靜態隨機存儲器上的輸出端Q之間也可以是直接連接的。
4.根據權利要求1所述的同步單口靜態隨機存儲器，其特徵在於所述映射邏輯電路單元中，對應於同步雙口靜態隨機存儲器的數據端DA、DB與同步單口靜態隨機存儲器上的數據端D之間的映射關係表達式可以是(/CENA)*DA+(/CENB)*DB；對應於同步雙口靜態隨機存儲器的地址端AA、AB與同步單口靜態隨機存儲器上的地址端D之間的映射關係表達式可以是(/CENA)*AA+(/CENB)*AB。
5.根據權利要求1所述的同步雙口靜態隨機存儲器，其特徵在於所述的同步雙口靜態隨機存儲器的時鐘頻率可以滿足以下公式fCLK＝2x max{fclka，fclkb}，其中fCLK為同步單口SRAM的頻率，fclka，fclkb為同步雙口SRAM的工作頻率。
專利摘要本實用新型涉及集成電路領域，並具體的公開了一種可實現同步雙口SRAM功能的同步單口SRAM及其實現方法。本實用新型的同步單口SRAM包括一個普通的同步單口靜態隨機存儲器本體(1)，並且還包括一個多輸入多輸出端的映射邏輯電路模塊(2)，所述映射邏輯電路模塊(2)包含有用於連接上述同步單口靜態隨機存儲器本體(1)各個信號端的埠，同時該映射邏輯電路模塊(2)還包含有用於連接同步雙口靜態隨機存儲器所適用之信號端的埠，該映射邏輯電路模塊(2)在上述同步單口靜態隨機存儲器本體(1)和對應於同步雙口靜態隨機存儲器的各信號埠之間進行映射連接。
文檔編號G11C11/41GK2689399SQ20032012940
公開日2005年3月30日 申請日期2003年12月19日 優先權日2003年12月19日
發明者朱哲, 金傳恩 申請人:北京中星微電子有限公司