延遲鎖相迴路電路的製作方法
2023-06-11 13:58:51 4
專利名稱：延遲鎖相迴路電路的製作方法
技術領域：
本發明是關於半導體設計技術；且更特定言之，本發明是關於一種用於同步動態隨機存取存儲器(SDRAM)的延遲鎖相迴路(DLL)。
背景技術：
諸如雙數據速率(DDR)SDRAM的同步半導體存儲器裝置通過使用與來自諸如存儲器控制器的外部裝置的外部時鐘信號同步並接著被鎖定的內部時鐘信號，來執行與外部裝置的數據傳輸。此是因為所檢測的時鐘信號與數據間的暫時同步對於在存儲器與存儲器控制器間的穩定的數據傳輸來說是重要的。換言之，為了穩定的數據傳輸，應通過反轉補償根據傳輸數據的個別元件的時鐘在總線上載運數據的時間，將數據正確地排列在時鐘的邊緣或中心處。用於此目的的時鐘同步電路為相位鎖相迴路(PLL)電路及DLL電路。舉例而言，若外部時鐘信號的頻率與內部時鐘信號的頻率不同，則PLL電路實現倍頻功能。若外部時鐘信號的頻率與內部時鐘信號的頻率一致，則通常採用DLL電路。
DLL電路經由補償在將外部時鐘信號輸送至半導體存儲器裝置內的數據輸出級的過程期間發生的時鐘延遲成分來產生內部時鐘信號，並使得用於最終數據的輸入/輸出的內部時鐘信號與外部時鐘信號同步。與PLL電路相比，DLL電路的優點為很少噪聲產生及具較小尺寸的電路結構。歸因於此等優點，DLL電路通常作為同步電路用於半導體存儲器裝置中。在不同DLL電路中，受寄存器控制的DLL電路被極其普遍地採用。寄存器可儲存鎖定延遲值，其在電源中斷時將該值保存於寄存器中。起始時鐘鎖定所需的時間通過在電源恢復時加載儲存於寄存器中的經固定的延遲值，並接著將該延遲值用於時鐘鎖定來減少。
圖1為用於描述已知DLL電路的配置的方塊圖。
參看圖1，已知DLL電路一般包括時鐘緩衝器10、第一及第二相位延遲及延遲控制器20及30、前置工作循環校正(duty cycle correction；DCC)單元40、DCC單元50、延遲複製模型化單元60、相位比較器70、模式產生器80、DLL控制器90、時鐘產生器100、及輸出驅動器110。
時鐘緩衝器10接收外部時鐘信號並對其進行緩衝，並輸出同相的第一及第二內部時鐘信號CLKIN1及CLKIN2、參考內部時鐘信號REFCLK及第三內部時鐘信號CONTCLK。
第一相位延遲及延遲控制器20響應於自模式產生器80提供的第一及第二鎖定狀態信號FAST_MODE_END及LOCK_STATE來延遲第一內部時鐘信號CLKIN1的相位，並將其輸出為第一內部延遲時鐘信號MIXOUT_R。
類似地，第二相位延遲及延遲控制器30響應於來自模式產生器80的第三及第四鎖定狀態信號FAST_MODE_ENDF及LOCK_STATEF來延遲第二內部時鐘信號CLKIN2的相位，並將其提供為第二內部延遲時鐘信號MIXOUT_F。
前置DCC單元40對第一內部延遲時鐘信號MIXOUT_R進行緩衝，並將其輸出為上升時鐘RISING_CLK；且亦對第二內部延遲時鐘信號MIXOUT_F進行緩衝並使其反轉，並將經反轉的時鐘信號輸出為下降時鐘FALLING_CLK。此處，上升時鐘RISING_CLK與下降時鐘FALLING_CLK的工作脈衝(duty)呈互補關係。意即，若外部時鐘的高脈衝寬度較寬，則上升時鐘RISING_CLK的高脈衝寬度較寬，而下降時鐘FALLING_CLK的高脈衝寬度較窄。
DCC單元50接收時鐘工作脈衝(clock duty)彼此互補的上升時鐘RISING_CLK及下降時鐘FALLING_CLK，並校正每一時鐘的工作脈衝，以將其提供為上升反饋時鐘IFBCLKR及下降反饋時鐘IFBCLKF。
延遲複製模型化單元60依接收來自晶片外部的時鐘之後到達相位延遲部分並將相位延遲部分的輸出時鐘配送至晶片外部的時間段發生的延遲因子，模型化來自DCC單元50的上升反饋時鐘IFBCLKR及下降反饋時鐘IFBCLKF。經由此模型化，導出經補償的上升反饋時鐘FBCLKR及經補償的下降反饋時鐘FBCLKF，為其補償了外部時鐘與實際內部時鐘之間的時間差。校正延遲因子用於將失真值確定為DLL電路的效能。對於延遲複製模型化單元60，實際上存在收縮、簡化及使用基本電路的方法。實際上，延遲複製模型化單元60預先模型化時鐘緩衝器、DLL時鐘驅動器、R/F除頻器及輸出緩衝器。
相位比較器70比較來自延遲複製模型化單元60的經補償的上升反饋時鐘FBCLKR及經補償的下降反饋時鐘FBCLKF中的每一者與來自時鐘緩衝器10的參考內部時鐘信號REFCLK，以獲得相位檢測信號。定期地，外部時鐘經除頻器予以除法運算，以使用該比較中的較低的頻率，以使得可降低DLL電路的功率消耗。
模式產生器80通過使用來自相位比較器70的第一位置比較控制信號FINE、第一粗延遲控制信號FM_PDOUT及第一精細延遲控制信號COARSE，來產生第一及第二鎖定狀態信號FAST_MODE_END及LOCK_STATE，從而指示第一相位延遲及延遲控制器20中的時鐘的延遲鎖定已建立。另外，其基於來自相位比較器70的第二位置比較控制信號FINEF、第二粗延遲控制信號FM_PDOUTF及第二精細延遲控制信號COARSEF，來產生第三及第四鎖定狀態信號FAST_MODE_ENDF及LOCK_STATEF，從而表示第二相位延遲及延遲控制器30中的時鐘的延遲鎖定已建立。
DLL電路中所實施的相位更新的速度取決於自模式產生器80提供的第一及第四鎖定狀態信號的輸出邏輯值而變化。相位更新意指將由DLL電路補償的上升反饋時鐘FBCLKR及下降反饋時鐘FBCLKF中的每一者的相位與參考內部時鐘信號REFCLK的相位進行比較，以連續追蹤其間的相位差。下文引入其實例。
若經補償的上升反饋時鐘FBCLKR及下降反饋時鐘FBCLKF中的每一者與參考內部時鐘信號REFCLK間的相位差較大，則第一及第三鎖定狀態信號FAST_MODE_END及FAST_MODE_ENDF保持在邏輯低值。接著，導出信號的第一及第二相位延遲及延遲控制器20及30分別使經補償的上升反饋時鐘FBCLKR及下降反饋時鐘FBCLKF的相位一次移位四個單位延遲。若相位差小於四個單位延遲，則第一及第三鎖定狀態信號FAST_MODE_END及FAST_MODE_ENDF經維持為邏輯高值。第一及第二相位延遲及延遲控制器20及30分別使經補償的上升反饋時鐘FBCLKR及下降反饋時鐘FBCLKF的相位一次移位兩個單位延遲。且，若相位差小於一個單位延遲，則第一及第二相位延遲及延遲控制器20及30精細調整反饋信號的相位，同時第二及第四鎖定狀態信號LOCK_STATE及LOCK_STATEF自邏輯低上升至邏輯高。其後，若相位變為同相，則DCC單元50通過其自身所產生的相位更新鎖定信息信號DCC_ECB予以啟用，且相位更新過程完成。在此過程中，經補償的上升反饋時鐘FBCLKR及下降反饋時鐘FBCLKF是以不同方式來控制，但在相位更新已被鎖定後是以相同方式來控制。
DLL控制器90響應於自存儲器外部傳輸而來的DLL重設信號DLL_RESETB及DLL撤銷信號DIS_DLL來提供重設信號RESET以控制DLL電路的操作。
時鐘產生器100接收來自時鐘緩衝器10的第三內部時鐘信號CONTCLK及來自DCC單元50的相位更新鎖定信息信號DCC_ENB，並產生通知在退出省電模式時相位更新周期開始的第一時鐘PULSE2，及通知其結束的第二時鐘PULSE8_11。
輸出驅動器110對來自DCC單元50的上升反饋時鐘IFBCLKR及下降反饋時鐘IFBCLKF進行緩衝並輸出。
具有如圖1中所示配置的DLL電路假定具有鎖定信息的鎖定狀態經由相位更新得到內部時鐘，其中DRAM內部的延遲得到補償。一旦產生鎖定信息，則重複執行多達約15ps的較小數量的相位更新過程，其校正內部時鐘的相位變化。
然而，若存在指示DRAM內部的延遲複製模型化單元的延遲在鎖定狀態下的突然變化的外部影響，諸如tCK或電源電壓VDD的變化，則鎖定狀態被暫時破壞。在此情況下，由於DLL電路未監測在鎖定信息產生後鎖定狀態是否維持於反饋時鐘信號FBCLK與內部時鐘信號REFCLK之間，且其假定鎖定狀態，因此取決於反饋時鐘信號FBCLK與內部時鐘信號REFCLK間的位置關係，僅關於約0ps至約15ps的非常小數量的延遲進行相位更新。出於此原因，若鎖定狀態由於現有DLL電路中模型化的內部延遲的突然變化而破壞，則由於相位更新使用多達約15ps的較小數量的延遲，因此恢復該狀態花費大量時間，例如200tCK以上。
發明內容
因此，本發明的一目的為提供一種用於半導體存儲器裝置的DLL電路裝置及方法，其能夠在鎖定狀態由於指示延遲複製模型化單元的延遲在該鎖定狀態下的突然變化的外部影響(諸如tCK或電源電壓VDD的變化)而被破壞時，迅速再次恢復該鎖定狀態。
根據本發明的一個方面，提供一種與外部時鐘同步地操作的同步存儲器裝置，其包括DLL，其用於執行相位更新以產生鎖定狀態的DLL時鐘，並在該鎖定狀態下以小於一個單位延遲的延遲量實施該相位更新；及控制單元，其用於在該鎖定狀態被外部變化破壞時重設該DLL。
根據本發明的另一個方面，提供一種DLL電路，其包括時鐘緩衝器，其用於對外部時鐘信號進行緩衝並輸出內部時鐘信號；相位延遲及延遲控制單元，其用於接收該等內部時鐘信號並使該等內部時鐘信號的相位延遲，以提供經延遲的內部時鐘信號；延遲複製模型化單元，其用於用存儲器內的時鐘信號的延遲因子使該相位延遲及延遲控制單元的該等輸出信號模型化，並將經模型化的信號提供為反饋信號；相位比較器，其用於接收並比較該內部時鐘信號與該等反饋信號中的每一者，並檢測該等信號間的相位差，以輸出檢測信號及控制信號；模式產生器，其用於響應於該等控制信號而產生相位更新模式信號，以控制該相位延遲及延遲控制單元的相位延遲；及DLL控制器，其用於響應於該等檢測信號而提供重設信號，以控制該DLL的操作。
如上所述，在鎖定狀態一旦已建立後，儘管該鎖定狀態由於任何外部變化而被破壞，但該相位更新仍用非常小的延遲量來執行，因此相關技術DLL電路花費大量時間來恢復該鎖定狀態。
然而，在本發明中，若該鎖定狀態由於諸如tCK或電源電壓VDD的改變的外部變化而被破壞，則該鎖定狀態可在某一時間(例如200tCK)內再次恢復。重設信號在該DLL電路中由監測該狀態的電路內部地產生，且接著使用粗延遲值來實施該相位更新。本發明採用如下機制，在內部時鐘信號與穿過該DRAM的該延遲複製模型化單元的反饋時鐘信號FBCLK之間已發生超過某一延遲的差時，在該DLL電路中產生內部重設信號。
圖1為已知DLL電路的方塊圖；圖2為描述根據本發明一實施例的DLL電路的配置的方塊圖；圖3為闡釋用於通過圖2中所示的相位比較器判斷鎖定成功/失敗的配置的方塊圖；圖4為闡釋用於通過相位比較器判斷鎖定成功/失敗的配置的時序圖；圖5為圖2中所示的模式產生器的詳細電路圖；圖6為DLL控制器的詳細電路圖；及圖7為演示圖2中所示的DLL電路的操作的波形圖。
10時鐘緩衝器20第一相位延遲及延遲控制器
30 第二相位延遲及延遲控制器40 前置工作循環校正(DCC)單元50 工作循環校正(DCC)單元60 延遲複製模型化單元70 相位比較器80 模式產生器90 DLL控制器100時鐘產生器110輸出驅動器/時鐘緩衝器120相位延遲及延遲控制單元130延遲複製模型化單元140相位比較器142檢測器143第一檢測器144第二檢測器150模式產生器152鎖定信號輸出單元153第一鎖存器154第一觸發器F/F156快速結束信號輸出單元157第二鎖存器158第二觸發器F/F170時鐘產生器180工作循環校正(DCC)單元190輸出驅動器/輸出緩衝器300控制單元320DLL控制器322外部DLL控制器326內部DLL控制器328重設信號輸出單元
具體實施例方式
下文中，將參考隨附圖式詳細描述根據本發明的延遲鎖相迴路(DLL)電路，以使本發明可易於由本領域技術人員執行。
圖2為用於描述根據本發明的DLL電路的配置的方塊圖。
參看圖2，與外部時鐘同步地操作的同步存儲器裝置包括DLL 100，其用於執行相位更新以產生鎖定狀態的DLL時鐘，並在鎖定狀態下用小於一個單位延遲的延遲量來實施該相位更新；及控制單元300，其用於在鎖定狀態被鎖定狀態下的外部變化破壞時重設DLL。
更確切而言，DLL 100包括時鐘緩衝器110，其用於對外部時鐘信號進行緩衝並輸出內部時鐘信號；相位延遲及延遲控制單元120，其用於接受該內部時鐘信號並延遲其相位，以輸出經延遲的內部時鐘信號；延遲複製模型化單元130，其用於用存儲器內的時鐘信號的延遲因子來使該相位延遲及延遲控制單元120的輸出信號模型化，並將經模型化的信號提供為反饋信號FBCLK；相位比較器140，其用於接收內部時鐘信號REFCLK及反饋信號FBCLK的每一者，並檢測個別兩個信號之間的相位差以輸出檢測信號COARSE_DCC及COARSE_REVERSE以及控制信號FINE、COARSE、FM_PDOUT、FINEF、COARSEF及FM_PDOUTF；及模式產生器150，其用於產生相位更新模式信號FAST_MODE_END、LOCK_STATE、FAST_MODE_ENDF及LOCK_STATEF，以響應於控制信號來控制相位延遲及延遲控制單元120的相位延遲。
另外，DLL 100還包括時鐘產生器170，其用於產生通知相位更新周期開始的第一時鐘PULSE2及通知其結束的第二時鐘PULSE8_11；DCC單元180，其在相位更新完成且鎖定信息信號經啟動時由鎖定信息信號DCC_ENB予以啟用，以用於校正相位延遲及延遲控制單元的輸出時鐘信號的工作脈衝，從而輸出經校正的時鐘信號，其中DCC單元180具有前置DCC區塊及DCC區塊；及輸出緩衝器190，其用於接收來自存儲器核心的數據，並與DCC單元180的輸出信號同步地將數據輸出至數據輸出墊。
如上所述，控制單元300包含DLL控制器320，該DLL控制器320用於響應於檢測信號COARSE_DCC及COARSE_REVERSE來提供重設信號RESET以控制DLL的操作。
圖3為通過本發明的相位比較器140來判斷鎖定成功/失敗的配置的方塊圖。
圖4為用於闡釋相位比較器140的操作的時序圖。
相位比較器140包括檢測器142，其檢測內部時鐘信號REFCLK與反饋時鐘信號FBCLK的每一者之間的相位差，以監測在DLL處於鎖定狀態時由於諸如tCK或電源電壓VDD的突然變化的外部因子而在其間發生的相位差，並接著輸出檢測信號COARSE_DCC及COARSE_REVERSE。
經提供作為相位比較器140的檢測器142包括第一檢測器143，其用於輸出第一檢測信號COARSE_DCC，以基於內部時鐘信號REFCLK的上升邊緣來判斷反饋時鐘信號FBCLK的上升邊緣是否在兩個單位延遲內；及第二檢測器144，其用於輸出第二檢測信號COARSE_REVERSE，以基於反饋時鐘信號FBCLK的上升邊緣來判斷內部時鐘信號REFCLK的上升邊緣是否在兩個單位延遲內。圖4作為時序圖來例示第一檢測器143的一實施例，該第一檢測器143用於輸出第一檢測信號COARSE_DCC以基於內部時鐘信號REFCLK的上升邊緣來判斷反饋時鐘信號FBCLK的上升邊緣是否在兩個單位延遲內。
關於圖2更加詳細地闡釋由相位比較器產生的控制信號，其中產生有第一控制信號，其基於內部時鐘信號的上升邊緣來指示反饋時鐘信號的上升邊緣居先還是落後；第二控制信號，其基於內部時鐘信號的上升邊緣來表示反饋時鐘信號的上升邊緣是否在四個單位延遲內；第三控制信號，其基於內部時鐘信號的上升邊緣來表示反饋時鐘信號的上升邊緣是否在一個單位延遲內；第四控制信號，其基於內部時鐘信號的下降邊緣來指示反饋時鐘信號的下降邊緣居先還是落後；第五控制信號，其基於內部時鐘信號的下降邊緣來表示反饋時鐘信號的下降邊緣是否在四個單位延遲內；第六控制信號，其基於內部時鐘信號的下降邊緣來表示反饋時鐘信號的下降邊緣是否在一個單位延遲內。
圖5為通用模式產生器的詳細電路圖。
參看圖5，模式產生器150具備快速結束信號輸出單元156，其用於響應於第一控制信號FINE及第二控制信號FM_PDOUT或第四控制信號FINEF及第五控制信號FM_PDOUTF，而輸出上升快速結束信號FAST_MODE_END或下降快速結束信號FAST_MODE_ENDF，該上升快速結束信號或該下降快速結束信號經啟動，以使相位延遲及延遲控制器的相位一次移位兩個單位延遲，而不是一次移位四個單位延遲；及鎖定信號輸出單元152，其用於響應於第三控制信號COARSE或第六控制信號COARSEF，而提供上升鎖定信號LOCK_STATE或下降鎖定信號LOCK_STATEF，該上升鎖定信號或該下降鎖定信號經啟動，以在為精細校正對一個單位延遲進行進一步除法運算後，使相位延遲及延遲控制器的相位移位，而不是一次移位兩個單位延遲。
在模式產生器150的元件之中，鎖定信號輸出單元152包括第一反轉器INV1，其用於反轉並輸出重設信號RESET；第一PMOS電晶體P1，其用於響應於第一反轉器INV1的輸出信號來控制電源電壓VDD的輸送；第二PMOS電晶體P2，其用於響應於上升鎖定信號LOCK_STATE或下降鎖定信號LOCK_STATEF來控制電源電壓VDD的輸送；第三PMOS電晶體P3，其用於響應於第一時鐘PULSE2來控制電源電壓VDD的傳遞；第一NMOS電晶體N1，其響應於第一時鐘PULSE2來控制接地電壓GND的傳遞；第二NMOS電晶體N2，其用於響應於第三控制信號COARSE或第六控制信號COARSEF來控制接地電壓GND的輸送；第二反轉器INV2，其用於反轉並輸出第三控制信號COARSE或第六控制信號COARSEF；第一觸發器(F/F)154，其中第二反轉器INV2的輸出信號經接收為數據輸入，第一時鐘PULSE2經接收為時鐘輸入，且重設信號RESET經接收為重設輸入；第三NMOS電晶體N3，其用於響應於第一F/F 154的輸出信號來控制來自第二及第三PMOS電晶體P2及P3的電源電壓VDD的輸送，或來自第一及第二NMOS電晶體N1及N2的接地電壓GND的輸送；及第一鎖存器153，其用於保存來自第一PMOS電晶體P1的電源電壓VDD的邏輯值、或來自第二及第三PMOS電晶體P2及P3以及第三NMOS電晶體N3的電源電壓VDD的邏輯值、或來自第一至第三NMOS電晶體N1至N3的接地電壓GND的邏輯值，並輸出上升鎖定信號LOCK_STATE或下降鎖定信號LOCK_STATEF。
快速結束信號輸出單元156包括第四PMOS電晶體P4，其用於響應於重設信號RESET的經反轉的信號RESETB來控制電源電壓VDD的輸送；第四NMOS電晶體N4，其用於響應於上升鎖定信號LOCK_STATE或下降鎖定信號LOCK_STATEF來控制接地電壓GND的輸送；第五NMOS電晶體N5，其用於響應於第一時鐘PULSE2來控制接地電壓GND的傳遞；第六NMOS電晶體N6，其用於響應於第二控制信號FM_PDOUT或第五控制信號FM_PDOUTF來控制接地電壓GND的傳遞；第七NMOS電晶體N7，其用於響應於第一控制信號FINE或第四控制信號FINEF來控制接地電壓GND的輸送；第三反轉器INV3，其用於反轉並輸出第二控制信號FM_PDOUT或第五控制信號FM_PDOUTF；第二F/F 158，其中第三反轉器INV3的輸出信號經接收為數據輸入，第一時鐘PULSE2經接收為時鐘輸入，且重設信號RESET經接收為重設輸入；第八NMOS電晶體N8，其用於響應於第二F/F 158的輸出信號來控制接地GND的輸送；及第二鎖存器157，其用於保存來自第四PMOS電晶體P4的電源電壓VDD的邏輯值，或來自第四NMOS電晶體N4的接地電壓GND的邏輯值，或來自第五至第七NMOS電晶體N5至N7的接地電壓GND的邏輯值，或來自第五及第六NMOS電晶體N5及N6以及第八NMOS電晶體N8的接地電壓GND的邏輯值，並輸出上升快速結束信號FAST_MODE_END或下降快速結束信號FAST_MODE_ENDF。鎖定信息信號DCC_ENB在上升鎖定信號LOCK_STATE及下降鎖定信號LOCK_STATEF均被啟動時啟動。
圖6為根據本發明的DLL控制器的詳細電路圖。
參看圖6，DLL控制器包括外部DLL控制器322，其用於接收自外部提供的自刷新信息信號SREF、供電信息信號PWRUP、DLL重設信號DLL_RESET及DLL撤銷信號DIS_DLL，並輸出外部重設信號RESET_EXT以控制DLL的操作；內部DLL控制器326，其用於在鎖定信息信號DCC_ENB經啟動且第二時鐘PULSE8_11經觸發時，響應於第一及第二檢測信號COARSE_DCC及COARSE_REVERSE來輸出內部重設信號RESET_IN，以控制DLL的操作；及重設信號輸出單元328，其用於接收外部重設信號RESET_EXT及內部重設信號RESET_IN，並提供輸出信號作為重設信號RESET。
在DLL控制器320的元件之中，外部DLL控制器322包括第一反轉器INV1，其用於反轉並輸出自刷新信息信號SREF；第二反轉器INV2，其用於反轉並輸出第一反轉器INV1的輸出信號；第三反轉器INV3，其用於反轉並輸出供電信息信號PWRUP；第四反轉器INV4，其用於反轉並輸出DLL重設信號DLL_RESET；第五反轉器INV5，其用於反轉並輸出DLL撤銷信號DIS_DLL；第一NOR門NOR1，其用於對第二反轉器INV2的輸出信號與第三反轉器INV3的輸出信號進行NOR運算並輸出；第一NAND門NAND1，其用於對第一NOR門NOR1的輸出信號與第四及第五反轉器INV4及INV5的輸出信號進行NAND運算並輸出；第六反轉器INV6，其用於反轉並輸出第一NAND門NAND1的輸出信號；及第七反轉器INV7，其用於使第六反轉器INV6的輸出信號反轉，並將輸出信號輸出為外部重設信號RESET_EXT。
內部DLL控制器326包括第八反轉器INV8，其用於反轉並輸出鎖定信息信號DCC_ENB；第九反轉器INV9，其用於反轉並輸出鎖定信息信號DCC_ENB；第一PMOS電晶體P1，其用於響應於第八反轉器INV8的輸出信號來控制電源電壓VDD的輸送；第一NMOS電晶體N1，其用於響應於第九反轉器INV9的輸出信號來控制接地電壓GND的輸送；第二NMOS電晶體N2，其用於響應於第二時鐘PULSE8_11來控制接地電壓GND的傳遞；第二NAND門NAND2，其用於對第一及第二檢測信號COARSE_DCC及COARSE_REVERSE進行NAND運算並輸出；第三NMOS電晶體N3，其用於響應於第二NAND門NAND2的輸出信號來控制接地電壓GND的傳遞；及鎖存器327，其用於保存來自第一PMOS電晶體P1的電源電壓VDD的邏輯值，或來自第一至第三NMOS電晶體N1至N3的接地電壓GND的邏輯值，並將經保存的值作為內部重設信號RESET_IN予以輸出。
重設信號輸出單元328具備第二NOR門NOR2，其用於對內部重設信號RESET_IN及外部重設信號RESET_EXT進行NOR運算並輸出；及第十反轉器INV10，其用於使第二NOR門NOR2的輸出信號反轉，並將經反轉的信號輸出為重設信號RESET。
下面關於圖2至4詳細闡釋信號的流動。除非如上所提及，在鎖定信息信號DCC_ENB經啟動至低電平後第一及第二檢測信號COARSE_DCC及COARSE_REVERSE兩者均變為高電平，否則通過使用經由圖3的內部時鐘信號REFCLK與反饋時鐘信號FBCLK的位置關係產生的第一及第二檢測信號COARSE_DCC及COARSE_REVERSE，DLL控制器320經配置以使得其啟動內部重設信號RESET_IN。將此配置添加至現有DLL控制器的機制，以使得在施加外部重設信號RESET_EXT並發出內部重設信號RESET_IN時執行DLL電路的重設操作。若鎖定信息通過DLL電路的時鐘產生器而在所有上升及下降延遲鏈中啟動，則通知相位更新周期結束的時鐘PULSE8_11每8clk被觸發一次。同時，若鎖定信息信號DCC_ENB經啟動至邏輯低，則其每11clk被觸發一次。DLL控制器僅在施加通知相位更新周期結束的時鐘PULSE8_11時執行取樣過程；且因此，其不受時鐘抖動嚴重影響。作為參考，聯合電子裝置工程協會(joint electronic device engineering council(JEDEL))的外部時鐘的抖動規格為250ps。若一個單位延遲經設定為150ps，則兩個單位延遲變為300ps。因此，可降低DCC控制器由於外部時鐘抖動而發生故障的可能性。而且，若重設命令被發出，則鎖定信息信號DCC_ENB經轉變為邏輯高，藉此起始內部DLL控制器326。
圖7展示一模擬，其中應用如圖2中所示的本發明的DLL電路。
參看圖7，若外部電源電壓VDD自1.6V變化至2.6V，則判斷內部時鐘信號REFCLK與反饋時鐘信號FBCLK間的延遲差是否在兩個單位延遲內。若使延遲複製模型化單元的變化超出兩個單位延遲，則可見重設命令被發出。亦可見，若與自1.6V變化至2.6V的實例類似，若在外部電源電壓VDD自2.6V變化至1.6V時，延遲複製模型化單元的變化變為超出兩個單位延遲，則重設命令被發出。
通過應用如上所述的本發明的技術，若鎖定狀態由於諸如tCK或電源電壓VDD的變化的外部變化而被破壞，則通過經由內部時鐘信號與反饋時鐘信號的相位比較監測鎖定狀態，並接著內部產生重設信號RESET，來使用粗延遲值實施相位更新。經由此過程，鎖定狀態可在某一時間(例如200tCK)內再次恢復。
應注意，實施例中所說明的邏輯門及電晶體可基於施加至其的信號的極性而在類型及位置上不同地予以建構。
本申請案含有與分別在2005年9月29日及2005年12月27日於韓國專利局申請的韓國專利申請案第2005-90966號及第2005-130880號有關的發明，該等專利申請案的全文以引用的方式併入本文中。
雖然已關於特定實施例描述了本發明，但本領域技術人員將易於了解，在不偏離如所述權利要求範圍中所界定的本發明的精神及範疇的情況下，可進行各種改變及修改。
權利要求
1.一種以同步於外部時鐘方式操作的同步存儲器裝置，其包含延遲鎖相迴路，其用於執行相位更新以產生鎖定狀態的延遲鎖相迴路時鐘，並在該鎖定狀態下以較小延遲量來實施該相位更新；及控制單元，其用於在該鎖定狀態被外部變化破壞時重設該延遲鎖相迴路。
2.根據權利要求1的同步存儲器裝置，其中該延遲鎖相迴路包括接收多個信號並檢測該等信號之間的相位差的相位比較器，並通過使用來自該相位比較器的輸出信號來執行相位更新。
3.根據權利要求2的同步存儲器裝置，其中該控制單元響應於該相位比較器的該等輸出信號來控制該延遲鎖相迴路的該重設操作。
4.一種延遲鎖相迴路電路，其包含時鐘緩衝器，其用於對外部時鐘信號進行緩衝，並輸出內部時鐘信號；相位延遲及控制單元，其用於接收該等內部時鐘信號，並延遲該內部時鐘信號的相位，以提供經延遲的內部時鐘信號；延遲複製模型化單元，其用於用存儲器內的時鐘信號的延遲因子，使該相位延遲及控制單元的輸出信號模型化，並提供經模型化的信號作為反饋信號；相位比較器，其用於接收並比較該內部時鐘信號與該等反饋信號的每一者，並檢測該等信號之間的相位差，以輸出檢測信號及控制信號；模式產生器，其用於響應於該等控制信號產生相位更新模式信號，以控制該相位延遲及控制單元的相位延遲；及延遲鎖相迴路控制器，其用於響應於該等檢測信號提供重設信號，以控制該延遲鎖相迴路的操作。
5.根據權利要求4的延遲鎖相迴路電路，其還包含時鐘產生器，其用於產生通知相位更新周期的開始的第一時鐘，及通知該相位更新周期的結束的第二時鐘；工作循環校正單元，其在相位更新完成且鎖定信息信號被啟動時由該鎖定信息信號予以啟用，且用於校正並輸出該相位延遲及控制單元的該等輸出時鐘信號的工作脈衝；及輸出緩衝器，其用於接收來自存儲器核心的數據，並以同步於該工作循環校正單元的輸出信號方式將該數據輸出至數據輸出墊。
6.根據權利要求4的延遲鎖相迴路電路，其中該相位控制器包括檢測器，該檢測器檢測並輸出該內部時鐘信號與該等反饋時鐘信號的每一者之間的相位差，以監測在該延遲鎖相迴路處於鎖定狀態時由於諸如tCK或電源電壓的突然變化的外部因子而發生的該相位差。
7.根據權利要求6的延遲鎖相迴路電路，其中該檢測器包括第一檢測器，其用於輸出第一檢測信號，以基於該內部時鐘信號的上升邊緣來判斷該反饋時鐘信號的上升邊緣是否在兩個單位延遲內；及第二檢測器，其用於輸出第二檢測信號，以基於該反饋時鐘信號的上升邊緣來判斷該內部時鐘信號的該上升邊緣是否在該兩個單位延遲內。
8.根據權利要求6的延遲鎖相迴路電路，其中該相位比較器產生以下信號作為該等控制信號第一控制信號，其基於該內部時鐘信號的該上升邊緣，來指示該反饋時鐘信號的該上升邊緣居先還是落後，第二控制信號，其基於該內部時鐘信號的該上升邊緣，來表示該反饋時鐘信號的該上升邊緣是否在四個單位延遲內，第三控制信號，其基於該內部時鐘信號的該上升邊緣，來表示該反饋時鐘信號的該上升邊緣是否在一個單位延遲內，第四控制信號，其基於該內部時鐘信號的下降邊緣，來指示該反饋時鐘信號的下降邊緣居先還是落後；第五控制信號，其基於該內部時鐘信號的該下降邊緣，來表示該反饋時鐘信號的該下降邊緣是否在四個單位延遲內，及第六控制信號，其基於該內部時鐘信號的該下降邊緣，來表示該反饋時鐘信號的該下降邊緣是否在該一個單位延遲內。
9.根據權利要求8的延遲鎖相迴路電路，其中該模式產生器包括快速結束信號輸出單元，其用於響應於該第一及該第二控制信號或該第四及該第五控制信號，而輸出上升快速結束信號或下降快速結束信號，該升快速結束信號或該下降快速結束信號經啟動以使該相位延遲及控制單元的相位一次移位兩個單位延遲，而不是一次移位四個單位延遲；及鎖定信號輸出單元，其用於響應於該第三控制信號或該第六控制信號而輸出上升鎖定信號或下降鎖定信號，該上升鎖定信號或下降鎖定信號經啟動以在為精細校正對該一個單位延遲進行進一步除法運算後，使該相位延遲及控制單元的該相位移位，而不是一次移位該兩個單位延遲。
10.根據權利要求8的延遲鎖相迴路電路，其中該鎖定信號輸出單元包括第一反轉器，其用於反轉並輸出該重設信號；第一PMOS電晶體，其用於響應於該第一反轉器的輸出信號來控制電源電壓的施加；第二PMOS電晶體，其用於響應於該上升鎖定信號或該下降鎖定信號來控制該電源電壓的施加；第三PMOS電晶體，其用於響應於該第一時鐘來控制該電源電壓的施加；第一NMOS電晶體，其用於響應於該第一時鐘來控制接地電壓的施加；第二NMOS電晶體，其用於響應於該第三控制信號或該第六控制信號來控制該接地電壓的施加；第二反轉器，其用於反轉並輸出該第三控制信號或該第六控制信號；第一觸發器，其中該第二反轉器的輸出信號經接收為數據輸入，該第一時鐘經接收為時鐘輸入，且該重設信號經接收為重設輸入；第三NMOS電晶體，其用於響應於該第一觸發器的輸出信號來控制來自該第二及該第三PMOS電晶體的該電源電壓的施加，或來自該等第一及該第二NMOS電晶體的該接地電壓的施加；及第一鎖存器，其用於保存來自該第一PMOS電晶體的該電源電壓的邏輯值、或來自該第二及該第三PMOS電晶體以及該第三NMOS電晶體的該電源電壓的邏輯值、或來自該等第一至第三NMOS電晶體的該接地電壓的邏輯值，並將該經保存的邏輯值作為該上升鎖定信號或該下降鎖定信號予以輸出。
11.根據權利要求8的延遲鎖相迴路電路，其中該快速結束信號輸出單元包括第四PMOS電晶體，其用於響應於該重設信號的經反轉的信號來控制該電源電壓的施加；第四NMOS電晶體，其用於響應於該上升鎖定信號或該下降鎖定信號來控制該接地電壓的施加；第五NMOS電晶體，其用於響應於該第一時鐘來控制該接地電壓的施加；第六NMOS電晶體，其用於響應於該第二控制信號或該第五控制信號來控制該接地電壓的施加；第七NMOS電晶體，其用於響應於該第一控制信號或該第四控制信號來控制該接地電壓的施加；第三反轉器，其用於反轉並輸出該第二控制信號或該第五控制信號；第二觸發器，其中該第三反轉器的輸出信號經接收為數據輸入，該第一時鐘經接收為時鐘輸入，且該重設信號經接收為重設輸入；第八NMOS電晶體，其用於響應於該第二觸發器的輸出信號來控制該接地電壓的施加；及第二鎖存器，其用於保存來自該第四PMOS電晶體的該電源電壓的邏輯值，或來自該第四NMOS電晶體的該接地電壓的邏輯值，或來自該等第五至第七NMOS電晶體的該接地電壓的邏輯值，或來自該第五、該第六及該第八NMOS電晶體的該接地電壓的邏輯值，並將該經保存的邏輯值作為該上升快速結束信號或該下降快速結束信號予以輸出。
12.根據權利要求11的延遲鎖相迴路電路，其中該鎖定信息信號是在該上升鎖定信號及該下降鎖定信號均被啟動時被予以啟動。
13.根據權利要求12的延遲鎖相迴路電路，其中該延遲鎖相迴路控制器包括外部延遲鎖相迴路控制器，其用於接收自外部提供的自刷新信息信號、供電信息信號、延遲鎖相迴路重設信號及延遲鎖相迴路撤銷信號，並提供外部重設信號以控制該延遲鎖相迴路的操作；內部延遲鎖相迴路控制器，其用於在該鎖定信息信號經啟動且該第二時鐘經觸發時，響應於第一及第二檢測信號來輸出內部重設信號，以控制該延遲鎖相迴路的該操作；及重設信號輸出單元，其用於接收該外部重設信號及該內部重設信號，並將輸出信號作為重設信號予以輸出。
14.根據權利要求13的延遲鎖相迴路電路，其中該外部延遲鎖相迴路控制器包括第一反轉器，其用於反轉並輸出該自刷新信息信號；第二反轉器，其用於反轉並輸出該第一反轉器的輸出信號；第三反轉器，其用於反轉並輸出該供電信息信號；第四反轉器，其用於反轉並輸出該延遲鎖相迴路重設信號；第五反轉器，其用於反轉並輸出該延遲鎖相迴路撤銷信號；第一NOR門，其用於對該第二反轉器的輸出信號與該第三反轉器的輸出信號進行NOR運算並輸出；第一NAND門，其用於邏輯組合併輸出該第一NOR門的輸出信號與該第四及該第五反轉器的輸出信號；第六反轉器，其用於反轉並輸出該第一NAND門的輸出信號；及第七反轉器，其用於使該第六反轉器的輸出信號反轉，並將經反轉的信號作為該外部重設信號予以輸出。
15.根據權利要求13的延遲鎖相迴路電路，其中該內部延遲鎖相迴路控制器包括第八反轉器，其用於反轉並輸出該鎖定信息信號；第九反轉器，其用於反轉並輸出該鎖定信息信號；第一PMOS電晶體，其用於響應於該第八反轉器的輸出信號來控制該電源電壓的施加；第一NMOS電晶體，其用於響應於該第九反轉器的輸出信號來控制該接地電壓的施加；第二NMOS電晶體，其用於響應於該第二時鐘來控制該接地電壓的施加；第二NAND門，其用於邏輯組合併輸出該第一檢測信號與該第二檢測信號；第三NMOS電晶體，其用於響應於該第二NAND門的輸出信號來控制該接地電壓的施加；及鎖存器，其用於保存來自該第一PMOS電晶體的該電源電壓的邏輯值、或來自該等第一至第三NMOS電晶體的該接地電壓的邏輯值，並將該經保存的值作為該內部重設信號予以輸出。
16.根據權利要求13的延遲鎖相迴路電路，其中該重設信號輸出單元包括第二NOR門，其用於邏輯組合併輸出該內部重設信號與該外部重設信號；及第十反轉器，其用於使該第二NOR門的輸出信號反轉，並將經反轉的信號作為該重設信號予以輸出。
全文摘要
本發明提供一種用於同步動態隨機存取存儲器(SDRAM)的延遲鎖相迴路(DLL)電路。若鎖定狀態由於指示包括於DRAM中的延遲複製模型化單元的延遲突然變化的外部變化(諸如tCK或電源電壓的變化)而被破壞，則可通過在該DLL電路中由監測該狀態的電路產生內部重設信號並接著使用粗延遲值來實施相位更新，而在某一時間(例如，200tCK)內恢復該鎖定狀態。
文檔編號G11C11/4076GK1941173SQ20061015933
公開日2007年4月4日 申請日期2006年9月27日 優先權日2005年9月29日
發明者許晃 申請人:海力士半導體有限公司