一種FinFET半導體器件的製備方法
2023-06-11 12:44:21 1
一種FinFET半導體器件的製備方法
【專利摘要】本發明涉及一種FinFET半導體器件的製備方法，包括：提供半導體襯底；在所述半導體襯底上形成掩膜層；圖案化所述掩膜層和部分所述半導體襯底，以形成多個溝槽和位於所述溝槽之間的鰭片；僅在所述溝槽底部和所述掩膜層的水平面上沿豎直方向沉積第一介電層；去除所述掩膜層上的所述第一介電層；去除所述掩膜層，得到高度均一的鰭片。本發明所述方法製備得到的器件頂部柵極高度均一性好，而且工藝過程更加簡單，與現有工藝高度兼容，降低了工藝成本。
【專利說明】一種FinFET半導體器件的製備方法
【技術領域】
[0001]本發明涉及半導體製造工藝，具體地，本發明涉及一種FinFET半導體器件的製備方法。
【背景技術】
[0002]隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由於在追求高器件密度、高性能和低成本中半導體工業已經進步到納米技術工藝節點，半導體器件的製備收到各種物理極限的限制。
[0003]隨著CMOS器件的不斷縮小來自製造和設計方面的挑戰促使三維設計如鰭片場效應電晶體(FinFET)的發展。相對於現有的平面電晶體，所述FinFET器件在溝道控制以及降低淺溝道效應等方面具有更加優越的性能；平面柵極結構設置於所述溝道上方，而在FinFET中所述柵極環繞所述鰭片設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。
[0004]隨著尺寸的不斷縮小以及器件性能的提高，在FinFET器件的製備工藝中所述頂部柵極高度(top gate height)的均一'丨生需要控制在埃這一級別上,但是對於現有製備工藝，在進行平坦化以及蝕刻過程中會造成柵極高度的不均一，現有技術製備FinFET器件的方法為:
[0005]首先參照圖la，首先提供半導體襯底101，在所述半導體襯底上形成掩膜層102，所述掩膜層102可以為氮化物；參照圖1b圖案化所述掩膜層102和所述半導體襯底101形成多個淺溝槽，所述淺溝槽之間相互隔離；參照圖lc，選用介電材料103填充所述淺溝槽，然後進行平坦化，如圖1d所示；繼續參照圖le，淺溝槽的蝕刻，停止與所述掩膜層102上，該步驟可以選用常用的方法，例如平坦化；參照圖lf，去除所述掩膜層102，同時去除部分所述介電材料103，在所述溝槽中形成氧化物凹陷，其中所述氧化物凹陷的深度並不一樣；參照圖lg，在所述氧化物凹陷的表面形成介質層104，所述介質層104為氧化物；參照圖lh，沉積半導體材料層105，以填充所述凹陷，並進行平坦化步驟，以形成頂部柵極結構，如圖1i所示，其中所述頂部柵極結構具有不同的高度，分別為Hl和H2。現有技術中通過所述方法可以製備得到FinFET，在理想情況下，所有柵極結構中的鰭片結構具有相同的高度，如此可以保證器件性能的的一致性和可預測性，但是如上述方法所示在製備過程中平坦化步驟以及蝕刻步驟，在該步驟中由於各種原因，造成所述頂部柵極結構具有不同的高度，甚至在該過程中所述頂部柵極結構高度差會達到不可接受的程度。在機械平坦化步驟中在介電材料上可能會產生並非真正平面的表面，以此表面為基礎進行圖案化時可能會進一步擴大所述差距。
[0006]因此，為了進一步提高FinFET器件的性能，需要對現有技術中器件製備方法做進一步的改進，以便得到高度均一的鰭片結構和頂部柵極結構。
【發明內容】
[0007]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分並不意味著要試圖限定出所要求保護的技術方案的關鍵特徵和必要技術特徵，更不意味著試圖確定所要求保護的技術方案的保護範圍。
[0008]為了有效解決上述問題，本發明提出了一種FinFET半導體器件的製備方法，包括:
[0009]提供半導體襯底；
[0010]在所述半導體襯底上形成掩膜層；
[0011]圖案化所述掩膜層和部分所述半導體襯底，以形成多個溝槽和位於所述溝槽之間的轄片；
[0012]僅在所述溝槽底部和所述掩膜層的水平面上沿豎直方向沉積第一介電層；
[0013]去除所述掩膜層上的所述第一介電層；
[0014]去除所述掩膜層，得到高度均一的鰭片。
[0015]作為優選，在去除所述掩膜層上的所述第一介電層之前還包括:
[0016]僅在所述第一介電層的水平面上沿豎直方向沉積犧牲材料層；
[0017]沉積第二介電層，以填充所述溝槽。
[0018]作為優選，平坦化所述第二介電層至所述掩膜層，以去除所述掩膜層上的所述第一介電層。
[0019]作為優選，在去除所述掩膜層，以露出所述鰭片之後還包括:
[0020]去除所述第二介電層，以露出所述犧牲材料層；
[0021]去除所述犧牲材料層，以露出所述第一介電層，得到高度均一的鰭片。
[0022]作為優選，所述方法還包括以下步驟:
[0023]在所述第一介電層和所述鰭片上沉積柵氧化物層；
[0024]在所述柵氧化物層上沉積柵材料層，以填充所述溝槽；
[0025]執行平坦化步驟停止於所述柵材料層，以形成頂部高度均一的柵極結構。
[0026]作為優選，沉積所述第一介電層的方法為氣體團簇離子束沉積。
[0027]作為優選，所述第一介電層為氧化物層。
[0028]作為優選，沉積所述犧牲材料層的方法為氣體團簇離子束沉積。
[0029]作為優選，所述犧牲材料層為氮化物層。
[0030]作為優選，所述溝槽的深度為3000-6000埃。
[0031]作為優選，所述掩膜層為氮化物。
[0032]作為優選，選用熱磷酸溶液去除所述掩膜層。
[0033]作為優選，選用熱磷酸溶液去除所述犧牲材料層。
[0034]作為優選，所述第二介電層為氧化物層。
[0035]作為優選，選用灰化法去除所述第二介電層。
[0036]作為優選，所述柵氧化物層的厚度為2_5nm。
[0037]在本發明中為了使製備得到的鰭片和頂部高度均一的柵極結構，在形成鰭片後，選用方向導向性方法沉積介電層以及位於所述介電層上的犧牲材料層，所述方向導向性方法優選為GCIB方法，由於所述方法僅在所述溝槽和鰭片表面上垂直生長形成所述介電層和犧牲材料層，不會在側壁上生長沉積，因而也就避免了再蝕刻去除的步驟，同時所述鰭片上以及溝槽內填充的材料均選用和所述鰭片具有較大蝕刻選擇比的材料，以保證在蝕刻去除的過程中不會對所述鰭片造成損壞，使得到鰭片和頂部高度均一。本發明所述方法製備得到的器件柵極結構的頂部高度均一性好，而且工藝過程更加簡單，與現有工藝高度兼容，降低了工藝成本。
【專利附圖】
【附圖說明】
[0038]本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，
[0039]圖la_i為現有技術中製備FinFET製備過程首I]面不意圖；
[0040]圖2a_k為本發明一【具體實施方式】中FinFET製備過程剖面示意圖；
[0041]圖3為採用氣體團簇離子束沉積介電層的剖面示意圖；
[0042]圖4為本發明一【具體實施方式】中製備所述FinFET的工藝流程圖。
【具體實施方式】
[0043]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述。
[0044]為了徹底理解本發明，將在下列的描述中提出詳細的描述，以說明本發明所述FinFET半導體器件的製備方法。顯然，本發明的施行並不限於半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0045]應予以注意的是，這裡所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發明的示例性實施例。如在這裡所使用的，除非上下文另外明確指出，否則單數形式也意圖包括複數形式。此外，還應當理解的是，當在本說明書中使用術語「包含」和/或「包括」時，其指明存在所述特徵、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特徵、整體、步驟、操作、元件、組件和/或它們的組合。
[0046]現在，將參照附圖更詳細地描述根據本發明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，並且不應當被解釋為只限於這裡所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發明的公開徹底且完整，並且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，誇大了層和區域的厚度，並且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0047]下面將結合圖2a_k對本發明所述FinFET半導體器件的製備方法進行詳細描述。
[0048]如圖2a所示，提供半導體襯底，在所述半導體的襯底201，在所述半導體襯底201上形成掩膜層202 ；
[0049]其中所述半導體襯底201可以是以下所提到的材料中的至少一種:矽、絕緣體上矽(SOI )、絕緣體上層疊矽(SSOI )、絕緣體上層疊鍺化矽(S-SiGeOI )、絕緣體上鍺化矽(SiGeOI)以及絕緣體上鍺(GeOI)等。此外，半導體襯底上可以被定義有源區。
[0050]所述掩膜層202用於保護位於下方的半導體襯底以及後面形成的鰭片，所述掩膜層與位於下方的鰭片應具有高的蝕刻選擇比，以保證在去除所述掩膜層的過程中，所述鰭片不被蝕刻，作為優選，在本發明的一【具體實施方式】中掩膜層202可以為氮摻雜的碳化娃層NDC(Nitrogen dopped Silicon Carbite)或者SiN層，其中，所述碳化娃層NDC(Nitrogendopped Silicon Carbite)或者SiN層的沉積方法可以選用化學氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法等形成的低壓化學氣相沉積(LPCVD)、雷射燒蝕沉積(LAD)以及選擇外延生長(SEG)中的一種，作為進一步的優選，所述掩膜層202為SiN層，其厚度為20-500埃，通過物理氣相沉積(PVD)法形成，但所述厚度以及形成方法並不據局限於該示例。
[0051]然後圖案化所述掩膜層202以及部分所述半導體襯底201，以形成多個溝槽和位於所述溝槽之間的鰭片208，作為優選，所述溝槽為淺溝槽，具體地，在本發明的一【具體實施方式】中，首先在所述掩膜層202上形成光刻膠層，然後對所述光刻膠層進行光刻，形成多個溝槽，所述溝槽的數目並不局限於某一數值，可以根據工藝具體需要進行設置。
[0052]以所述圖案化的光刻膠層為掩膜蝕刻所述掩膜層202和半導體襯底201，以形成多個溝槽和位於所述溝槽之間的多個鰭片208，作為優選，選用幹法蝕刻所述掩膜層202和所述半導體襯底201，形成的所述溝槽的深度為3K-6K埃，其中，所述溝槽的深度並不局限於上述範圍，可以根據具體工藝的需要進行調整。
[0053]在本發明的一【具體實施方式】中，選用幹法蝕刻所述掩膜層202和半導體襯底201，在所述幹法蝕刻中可以選用CF4、CHF3，另外加上N2、CO2, O2中的一種作為蝕刻氣氛，其中氣體流量為 CF410-200sccm，CHF310-200sccm, N2 或 CO2 或 0210_400sccm，所述蝕刻壓力為30-150mTorr，蝕刻時間為5_120s，優選為5_60s，更優選為5_30s。形成如圖2a所示的4個溝槽，其中所述溝槽的深度完全一致，以保持在後續工藝中形成的鰭片的高度均一，但是其開口的關鍵尺寸可以有所不同，例如位於左側的3個溝槽的寬度為50-200埃，而位於右側的溝槽的開口的關鍵尺寸更大為400-2000埃，但是所述溝槽的形狀以及開口的關鍵尺寸均為示例性的，並不局限於該範圍。
[0054]參照圖2b，在所述溝槽底部以及掩膜層202的水平表面上，沿豎直方向沉積第一介電層203，在水平方向上並不沉積所述第一介電層203，以避免後續過程中需要蝕刻掉水平方向上的第一介電層203 ；
[0055]具體地，在該步驟中為了克服平坦化以及蝕刻過程中引起鰭片高度不均一的問題，在沉積所述第一介電層203時，僅在所述溝槽底部和所述掩膜層202水平表面豎直方向上形成第一介電層203，以填充所述溝槽，形成淺溝槽隔離，以使所述多個鰭片相互隔離，其中所述第一介電層的厚度取決於將要形成的鰭片的高度，所述溝槽的深度減去所述溝槽內形成的第一介電層203的厚度，即為在溝槽兩側形成的鰭片的高度，所述第一介電層203的厚度並不局限於某一範圍，可以根據工藝的需要進行選擇。
[0056]在該過程中由於僅在所述溝槽的底部豎直生長，而沒有在溝槽側壁以及掩膜層的側壁上生長所述第一介電層203，因而避免了後續過程中蝕刻去除鰭片側壁上第一介電層203的步驟，消除了蝕刻過程引起鰭片高度不均一的根源，為形成高度均一鰭片和柵極結構提供了基礎。
[0057]作為優選，所述第一介電層優選為矽氧化物，例如S12, S1N等，優選為Si02。
[0058]作為優選，為了實現僅在所述溝槽底部以及掩膜層202的豎直方向上形成第一介電層203,而不再水平方向上形成第一介電層203,選用氣體團簇離子束(gas cluster 1nbeam, GCIB)的方法沉積所述第一介電層203，所述GCIB沉積方法具有高度方向導向性，確保僅在所述溝槽底面沉積，而不在側壁上沉積所述第一介電層203。
[0059]所述氣體團簇離子束(GCIB)工藝可使用於提供由溝槽底部向上的介電層沉積工藝，此氣體團簇為納米尺寸材料的聚集，此納米尺寸材料在標準狀態和提升溫度和壓力的條件下為氣態。當氣態的材料以噴射氣流的方式釋放進入一真空腔體，當噴射氣流的靜焓轉換成動能時，噴射氣流自然地冷卻。此冷卻效果導因於噴射氣流在真空腔體中膨脹。一部分的噴射氣流快速冷卻並從氣體狀態凝結。可藉由電子束轟擊將此氣體團簇離子化，因為電子束轟擊可允許氣體團簇形成為具有方向性的可控制能量束。
[0060]圖3為所述氣體團簇離子束中具有方向性的離子團簇到達溝槽或者掩膜層202，以沉積介電層的剖面示意圖。圖3顯示離子團簇10為具有方向性的，且以垂直於溝槽底部和所述掩膜層202的方向到達溝槽底部和所述掩膜層202的表面。由於離子團簇10為具有方向性的，因此僅少數或沒有沉積物出現在平行於離子團簇10行徑方向的表面(溝槽的側壁)上。此沉積特性消除了傳統PVD和CVD沉積所發生的懸掛凸出結構和深寬比增加的問題。
[0061]如圖2b所示，所述第一介電層203沉積於溝槽的底部，且沉積於掩膜層202的頂部，在所述溝槽側壁和所述掩膜層202的側壁上幾乎沒有沉積，其沉積在側壁上的厚度可以忽略，可以認為定向的沉積。上述氣體團簇的形成是藉由將含矽和氧的前驅物，例如SiH4和O2釋放於一真空腔體中。可將團簇離子化或加以過濾，使其行徑垂直於溝槽底部的表面。也可藉由一電場將離子團簇加速，以獲致所欲的動能，並且根據本發明的一實施例，當離子團簇撞擊溝槽底部表面和所述掩膜層202表面時，離子團簇將分解，形成Si02。離子團簇可具有動能的能量範圍約介於IkeV至數十keV之間，例如IkeV至90keV。
[0062]參照2c，僅在所述第一介電層203上豎直方向上沉積犧牲材料層204 ；
[0063]具體地，在該步驟中選用方向導向性方法沉積所述犧牲材料層204，優選為GCIB方法，在所述第一介電層203上方向性的沉積犧牲材料層204，在豎直方向上形成具有一定厚度的犧牲材料層204，而在所述第一介電層203上幾乎不沉積所述犧牲材料層204。
[0064]作為優選，所述犧牲材料層204和所述鰭片以及第一介電層203應具有高的蝕刻選擇比，在蝕刻去除所述犧牲材料層204時，所述第一介電層203和所述鰭片不會受到損壞，以確保製備得到的鰭片和柵極結構的高度具有均一性。
[0065]作為優選，所述犧牲材料層204為氮化物，例如SiN。
[0066]在本發明的一【具體實施方式】中，所述第一介電層203選用S12,所述所述犧牲材料層204選用SiN，對所述犧牲材料層204的厚度並不進行限制。
[0067]參照2d，沉積第二介電層205，以填充所述淺溝槽；
[0068]具體地，所述第二介電層205選用與所述鰭片具有高蝕刻選擇比的材料，在後續工藝中蝕刻去除的步驟中，不會對所述鰭片造成影響，使所述鰭片高度均一，作為優選，所述第二介電層205選用氧化物，例如S12等，所述第二介電層205的沉積方法可以為化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)中的一種。
[0069]所述第二介電層205填充所述淺溝槽，並完全覆蓋所述犧牲材料層204，如圖2d所/Jn ο
[0070]參照2e，平坦化所述第二介電層205至所述掩膜層202 ；
[0071]在該步中可以使用半導體製造領域中常規的平坦化方法來實現表面的平坦化。該平坦化方法的非限制性實例包括機械平坦化方法和化學機械拋光平坦化方法。化學機械拋光平坦化方法更常用。
[0072]作為優選，該平坦化步驟以所述掩膜層202作為停止層，以露出所述掩膜層202。
[0073]參照2f，去除所述掩膜層202，以露出所述鰭片208 ；
[0074]具體地，選用蝕刻選擇比高的方法去除所述掩膜層202，以保證完全去除所述掩膜層202的同時，不損壞所述鰭片208，可以選用幹法蝕刻或者溼法蝕刻。
[0075]在本發明的一種【具體實施方式】中，所述掩膜層202為氮化物，優選為SiN，所述鰭片為Si，優選溼法蝕刻去除所述掩膜層202，優選磷酸，為了獲得更好的蝕刻效果，選用熱磷酸進行蝕刻，所述熱磷酸的溫度為20-60°C，為了能更加完全去除所述掩膜層，所述熱磷酸的溫度為40-50°C，其濃度可以選用常規濃度，並不局限於某一範圍，同時在該步驟中還可以選用其他蝕刻液，只要所述蝕刻液對於所述掩膜層202和所述鰭片208具有高度的蝕刻選擇比確保所述鰭片高度均一即可。
[0076]參照2g，去除所述第二介電層205，以露出位於所述溝槽中的犧牲材料層204，同時露出部分所述鰭片208 ；
[0077]具體地，在該步驟中選用對所述第二介電層205和所述鰭片208具有高蝕刻選擇比的蝕刻方法去除所述第二介電層205，以保證在去除所述第二介電層205的過程中不會蝕刻損壞所述鰭片208，以得到高度均一的鰭片和柵極結構。
[0078]在本發明的一【具體實施方式】中，所述第二介電層205為氧化物層，在該步驟中選用灰化法去除所述第二介電層205，所述灰化法可以選用本領域常用的方法，具體參數可以根據需要進行選擇，並不局限於某一數值範圍，只要能夠實現上述目的即可。
[0079]參照2h，去除所述犧牲材料層204，以露出所述鰭片208 ；
[0080]具體地，選用蝕刻選擇比高的方法去除所述犧牲材料層204，以保證完全去除所述犧牲材料層204的同時，不損壞所述鰭片208，可以選用幹法蝕刻或者溼法蝕刻。
[0081]在本發明的一種【具體實施方式】中，所述犧牲材料層204為氮化物，優選為SiN，所述鰭片208為Si，優選溼法蝕刻去除所述犧牲材料層204，優選磷酸，為了獲得更好的蝕刻效果，選用熱磷酸進行蝕刻，所述熱磷酸的溫度為20-60°C，為了能更加完全去除所述犧牲材料層204，所述熱磷酸的溫度為40-50°C，其濃度可以選用常規濃度，並不局限於某一範圍，同時在該步驟中還可以選用其他蝕刻液，只要所述蝕刻液對於所述犧牲材料層204和所述鰭片208具有高度的蝕刻選擇比確保所述鰭片高度均一即可。
[0082]參照2i，沉積虛設柵氧化物層206 ；
[0083]具體地，沉積虛設柵氧化物層206，以覆蓋所述鰭片208和所述第一介電層203，所述虛設柵氧化物層206不僅位於所述鰭片208的上表面還形成於所述鰭片208的側壁上，作為優選，所述虛設柵氧化物層206的厚度為2-5nm，所述虛設柵氧化物層206為Si02。
[0084]所述虛設柵氧化物層206的沉積方法可以為化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)中的一種，優選化學氣相沉積法(CVD)。
[0085]參照2j，沉積柵材料層207，以填充所述溝槽；
[0086]具體地，沉積柵材料層，以填充所述溝槽中的空隙，同時覆蓋所述鰭片208，所述柵材料層優選為Si或者多晶娃。
[0087]所述柵材料層的的沉積方法可以為化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)中的一種，優選化學氣相沉積法(CVD)。
[0088]在本發明的一具體地實施方式中，所述柵材料為Si材料層，形成所述Si材料層，工藝條件包括:反應氣體為矽烷(SiH4),所述矽烷的流量範圍可為100?200立方釐米/分鐘(sccm)，如150sccm ;反應腔內溫度範圍可為700?750攝氏度；反應腔內壓力可為250?350毫毫米萊柱(mTorr),如300mTorr ;所述反應氣體中還可包括緩衝氣體,所述緩衝氣體可為氦氣(He)或氮氣,所述氦氣和氮氣的流量範圍可為5?20升/分鐘(slm)，如8slm、10slm 或 15slm。
[0089]參照2k，執行平坦化步驟，停止於所述柵材料層207 ；
[0090]在該步中可以使用半導體製造領域中常規的平坦化方法來實現表面的平坦化。該平坦化方法的非限制性實例包括機械平坦化方法和化學機械拋光平坦化方法。化學機械拋光平坦化方法更常用。
[0091]所述平坦步驟可用於CMP過程的原位輪廓控制(in-situ profile control),平坦化後得到的所述頂部柵極的高度均一，均為H。
[0092]在本發明中為了使製備得到的鰭片和頂部高度均一的柵極結構，在形成鰭片後，選用方向導向性方法沉積介電層以及位於所述介電層上的犧牲材料層，所述方向導向性方法優選為GCIB方法，由於所述方法僅在所述溝槽和鰭片表面上垂直生長形成所述介電層和犧牲材料層，不會在側壁上生長沉積，因而也就避免了再蝕刻去除的步驟，同時所述鰭片上以及溝槽內填充的材料均選用和所述鰭片具有較大蝕刻選擇比的材料，以保證在蝕刻去除的過程中不會對所述鰭片造成損壞，使得到鰭片和頂部高度均一。本發明所述方法製備得到的器件柵極結構的頂部高度均一性好，而且工藝過程更加簡單，與現有工藝高度兼容，降低了工藝成本。
[0093]圖4為本發明所述半導體器件製備方法流程圖，具體地包括以下步驟:
[0094]步驟201:提供半導體襯底，在所述半導體襯底上形成掩膜層；
[0095]步驟202:圖案化所述掩膜層和部分所述半導體襯底，以形成多個溝槽和位於所述溝槽之間的鰭片；
[0096]步驟203:僅在所述溝槽底部和所述掩膜層的水平面上沿豎直方向沉積第一介電層；
[0097]步驟204:僅在所述第一介電層的水平面上沿豎直方向沉積犧牲材料層；
[0098]步驟205:沉積第二介電層，以填充所述溝槽；
[0099]步驟206:平坦化所述第二介電層至所述掩膜層，以去除所述掩膜層上的所述第一介電層；
[0100]步驟207:去除所述掩膜層，去除所述第二介電層，以露出所述犧牲材料層；
[0101]步驟208:去除所述犧牲材料層，以露出所述第一介電層，得到高度均一的鰭片；
[0102]步驟209:在所述第一介電層和所述鰭片上沉積柵氧化物層；
[0103]步驟210:在所述柵氧化物層上沉積柵材料層，以填充所述溝槽；
[0104]步驟211:執行平坦化步驟停止於所述柵材料層，以形成頂部高度均一的柵極結構。
[0105]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的權利要求書及其等效範圍所界定。
【權利要求】
1.一種FinFET半導體器件的製備方法，包括: 提供半導體襯底； 在所述半導體襯底上形成掩膜層； 圖案化所述掩膜層和部分所述半導體襯底，以形成多個溝槽和位於所述溝槽之間的鰭片; 僅在所述溝槽底部和所述掩膜層的水平面上沿豎直方向沉積第一介電層； 去除所述掩膜層上的所述第一介電層； 去除所述掩膜層，得到高度均一的鰭片。
2.根據權利要求1所述的方法，其特徵在於，在去除所述掩膜層上的所述第一介電層之前還包括: 僅在所述第一介電層的水平面上沿豎直方向沉積犧牲材料層； 沉積第二介電層，以填充所述溝槽。
3.根據權利要求2所述的方法，其特徵在於，平坦化所述第二介電層至所述掩膜層，以去除所述掩膜層上的所述第一介電層。
4.根據權利要求3所述的方法，其特徵在於，在去除所述掩膜層，以露出所述鰭片之後還包括: 去除所述第二介電層，以露出所述犧牲材料層； 去除所述犧牲材料層，以露出所述第一介電層，得到高度均一的鰭片。
5.根據權利要求1或4所述的方法，其特徵在於，所述方法還包括以下步驟: 在所述第一介電層和所述鰭片上沉積柵氧化物層； 在所述柵氧化物層上沉積柵材料層，以填充所述溝槽； 執行平坦化步驟停止於所述柵材料層，以形成頂部高度均一的柵極結構。
6.根據權利要求1所述的方法，其特徵在於，沉積所述第一介電層的方法為氣體團簇離子束沉積。
7.根據權利要求1所述的方法，其特徵在於，所述第一介電層為氧化物層。
8.根據權利要求2所述的方法，其特徵在於，沉積所述犧牲材料層的方法為氣體團簇離子束沉積。
9.根據權利要求2所述的方法，其特徵在於，所述犧牲材料層為氮化物層。
10.根據權利要求1所述的方法，其特徵在於，所述溝槽的深度為3000-6000埃。
11.根據權利要求1所述的方法，其特徵在於，所述掩膜層為氮化物。
12.根據權利要求1所述的方法，其特徵在於，選用熱磷酸溶液去除所述掩膜層。
13.根據權利要求4所述的方法，其特徵在於，選用熱磷酸溶液去除所述犧牲材料層。
14.根據權利要求2所述的方法，其特徵在於，所述第二介電層為氧化物層。
15.根據權利要求4所述的方法，其特徵在於，選用灰化法去除所述第二介電層。
16.根據權利要求5所述的方法，其特徵在於，所述柵氧化物層的厚度為2-5nm。
【文檔編號】H01L21/28GK104183486SQ201310190081
【公開日】2014年12月3日 申請日期:2013年5月21日 優先權日:2013年5月21日
【發明者】鄧武峰 申請人:中芯國際集成電路製造(上海)有限公司