三維半導體裝置及其操作方法

2023-09-23 10:05:30 3

專利名稱：三維半導體裝置及其操作方法
技術領域：
本發明構思的實施例通常涉及半導體存儲裝置。更具體地講，本發明構思的實施例涉及三維半導體裝置和相關的操作方法。
背景技術：
在過去的幾十年中，研究者對於半導體存儲裝置的性能、存儲容量、成本進行著不斷的改善。用於實現這些改善的一項主要的技術是增加裝置的集成密度。一種最常見的用於增加半導體存儲裝置的集成密度的方式是通過小型化。換句話說，減小裝置的特徵尺寸使得更多的存儲單元能夠形成在裝置的單位面積中，這可以增加裝置的速度和存儲容量，同時降低存儲的每位(bit)的成本。裝置小型化受到製造技術的限制。例如，為了形成具有高集成密度的半導體存儲裝置，製造設備必須能夠在裝置中產生精細的圖案。然而，改善這樣的製造設備的精度是極
其昂貴的。在努力改善半導體存儲裝置的集成密度而不管制造技術的限制的過程中，研究者已經開發了以三維網格(grid)存儲數據的三維半導體存儲裝置。為了證明三維半導體存儲裝置的大規模生產是可行的，製造技術與二維半導體存儲裝置相比必須能夠降低它們的每位的製造成本。

發明內容
本發明構思的實施例提供三維半導體裝置和操作三維半導體存儲裝置的方法。與二維半導體存儲裝置相比，特定的實施例提供增加的每單位面積的數據存儲。根據本發明構思的一個實施例，一種三維半導體裝置包括電極結構，包括三維布置的多個電極；多個有源圖案，穿過電極結構；信息存儲元件，設置在電極結構和所述多個有源圖案之間。位於有源圖案之一的相對側的兩個電極電隔離。在特定的實施例中，電極結構包括第一電極組至第m電極組，第一電極組至第m電極組均包括多個垂直堆疊的電極，第一電極組至第m電極組是從第一電極組至第m電極組水平地布置的，其中，m是自然數。有源圖案設置在第On+1)電極組和第On+幻電極組之間，其中，η是自然數，第Οη+1)電極組中的電極中的至少一個電極與第Οη+2)電極組中的所有電極電隔離。在特定的實施例中，所述三維半導體裝置包括第一連接區域、第二連接區域和在第一連接區域以及第二連接區域之間的單元陣列區域。位於相同高度處的第Οη+1)電極組中的電極和第Οη+3)電極組中的電極在第一連接區域中連接並處於等電勢狀態，位於相同高度處的第Οη+2)電極組中的電極和第Οη+4)電極組中的電極在第二連接區域中連接並處於等電勢狀態。在特定的實施例中，所述三維半導體裝置包括第一連接區域、第二連接區域以及在第一連接區域和第二連接區域之間的單元陣列區域。位於相同高度處的第On+2)電極組中的電極和第On+3)電極組中的電極在第一連接區域中彼此連接並處於等電勢狀態， 位於相同高度處的第On+4)電極組中的電極和第On+5)電極組中的電極在第二連接區域中彼此連接並處於等電勢狀態。在特定的實施例中，所述三維半導體裝置包括第一連接區域、第二連接區域以及在第一連接區域和第二連接區域之間的單元陣列區域，所述三維半導體裝置還包括第一互連線，連接到第一連接區域中的電極；第二互連線，連接到第二連接區域中的電極。在特定的實施例中，每條第一互連線電連接位於相同高度處的第On+1)電極組中的電極和第On+3)電極組中的電極，每條第二互連線電連接位於相同高度處的第 (2n+2)電極組中的電極和第On+4)電極組中的電極。在特定的實施例中，每條第一互連線電連接位於相同高度處的第Qn+2)電極組中的電極和第On+3)電極組中的電極，每條第二互連線電連接位於相同高度處的第 (2n+4)電極組中的電極和第On+5)電極組中的電極。在特定的實施例中，所述三維半導體裝置還包括位線，所述位線連接到有源圖案並與單元陣列區域中的電極交叉，其中，第一互連線和第二互連線與位線具有基本相同的材料、高度、或厚度。在特定的實施例中，所述三維半導體裝置還包括基底，設置在電極結構下方；源極線，設置在電極結構下方，其中，源極線包括與基底和有源圖案相比導電類型不同的半導體材料。在特定的實施例中，電極結構包括第一電極組至第m電極組，均包括多個垂直堆疊的電極，第一電極組至第m電極組是從第一電極組至第m電極組水平地布置的，其中，m是自然數。源極線包括形成在基底中並在在第On+2)電極組和第On+3)電極組之間的雜質區域，其中，η是自然數。在特定的實施例中，所述三維半導體裝置還包括半導體墊，設置在有源圖案上； 位線，與電極交叉，並電連接到半導體墊。半導體墊由導電類型與有源圖案的至少一部分的導電類型不同的半導體材料形成。在特定的實施例中，每個有源圖案包括彼此分開的第一區域和第二區域，其中，第一區域和第二區域被形成為面對兩個相鄰的電極組的相應側壁。在特定的實施例中，每個有源圖案還包括連接第一區域和第二區域的下部的連接部分。在特定的實施例中，所述三維半導體裝置還包括設置在電極結構下方的基底，其中，有源圖案的底表面低於所述基底的頂表面。根據本發明構思的另一實施例，提供一種操作三維半導體裝置的方法，該三維半導體裝置包括包括三維布置的多個電極的電極結構、穿過電極結構的多個有源圖案、設置在電極結構和所述多個有源圖案之間的信息存儲元件，其中，位於有源圖案之一的相對側的兩個電極電隔離。所述方法包括如下步驟通過選擇性地將電信號傳輸到電極之一和有源圖案之一之間的交叉點來選擇存儲單元。
在特定的實施例中，每個有源圖案包括彼此分開的第一區域和第二區域，第一區域面對設置在對應的有源圖案的一側的電極的側壁，第二區域面對設置在對應的有源圖案的另一側的電極的側壁，其中，將電信號傳輸到第一區域和第二區域中的一個，並對第一區域和第二區域中的另一個阻擋電信號。在特定的實施例中，信息存儲元件包括電荷存儲層，所述方法還包括將電荷注入到交叉點處的電荷存儲層中以對選擇的存儲單元編程，檢測存儲在電荷存儲層中的數據以讀取選擇的存儲單元。根據本發明構思的另一實施例，一種三維半導體裝置包括有源圖案，二維地布置在基底上；電極，三維地布置在有源圖案之間；存儲區域，三維地布置在由有源圖案和電極限定的交叉點處。每個有源圖案用作電連接到形成在距基底相同高度處的兩個不同的存儲區域的共用電流路徑。在特定的實施例中，設置在距基底相同高度處的有源圖案中的每個的相對側的兩個電極彼此電隔離。在特定的實施例中，每個有源圖案包括彼此分開的第一區域和第二區域，第一區域和第二區域形成為面對兩個電隔離的電極的側壁。


附圖示出了本發明構思的選擇的實施例。在附圖中，相同的標號表示相同的特徵， 為了清楚地示出，誇大了各種特徵的尺寸。圖IA至圖IM是示出根據本發明構思的實施例的製造三維半導體裝置的陣列結構的方法的立體圖。圖2A和圖2B是示出根據本發明構思的另一實施例的製造三維半導體裝置的陣列結構的方法的立體圖。圖3A至圖3D是示出根據本發明構思的其他實施例的製造三維半導體裝置的陣列結構的方法的立體圖。圖4A和圖4B是示出根據本發明構思的另一實施例的製造三維半導體裝置的陣列結構的方法的立體圖。圖5A和圖5B是示出圖IlA-圖IM的陣列結構中的墊圖案的形狀和布局的各種構造的立體圖。圖6是根據本發明構思的實施例的三維半導體裝置中的陣列結構的立體圖。圖7至圖9是示出根據本發明構思的實施例的三維半導體裝置的第一互連線結構的立體圖。圖10至圖17是示出根據本發明構思的實施例的三維半導體裝置的第二互連線結構的立體圖。圖18和圖19是示出根據本發明構思的其他實施例的互連線結構的立體圖。圖20是根據本發明構思的實施例的三維NAND閃速存儲裝置的單元陣列區域的電路圖。圖21至圖23是用於描述根據本發明構思的實施例的操作三維半導體裝置的方法的表。
圖M和圖25是用於描述根據本發明構思的另一實施例的操作三維半導體裝置的方法的表。圖沈是根據本發明構思的實施例的包括閃速存儲裝置的存儲卡的框圖。圖27是根據本發明構思的實施例的包括閃速存儲系統的信息處理系統的框圖。
具體實施例方式下面參照附圖描述本發明構思的實施例。提供這些實施例作為教導示例，且這些實施例不應被理解為限制本發明構思的範圍。在下面的描述中，在諸如層或膜的特徵被稱為「在」另一特徵「上」時，它可以直接形成在另一特徵上，或者也可以存在中間特徵。雖然將術語第一、第二、第三等用於描述各種特徵，但是描述的特徵不限於這些術語。相反，這些術語僅用於在不同的特徵之間進行區分。在本發明構思的特定實施例中，三維半導體裝置包括單元陣列區域、外圍電路區域、感測放大區域、解碼電路區域、連接區域。單元陣列區域包括多個存儲單元和連接到所述多個存儲單元的位線和字線。外圍電路區域包括用於驅動存儲單元的電路。感測放大區域包括用於讀取存儲在存儲單元中的信息的電路。連接區域設置在單元陣列區域和解碼電路區域之間，並包括將字線電連接到解碼電路區域的互連結構。在一些實施例中，字線從單元陣列區域延伸到連接區域，並在連接區域中具有階梯式結構，如將參照圖6所描述的。圖IA至圖IM是示出根據本發明構思的實施例的製造三維半導體裝置的陣列結構的方法的立體圖。參照圖1A，在基底10上形成薄層結構100。基底10通常包括半導體基底(例如， 矽晶片)、絕緣體基底(例如，玻璃)、覆蓋有絕緣材料的半導體基底、或覆蓋有絕緣材料的導電基底。薄層結構100包括多個絕緣層121-1 (120)和多個犧牲層131-137 (130)。絕緣層120和犧牲層130以交替的方式堆疊，如附圖中所示。絕緣層120和犧牲層130由相對於彼此具有蝕刻選擇性的材料形成。例如，絕緣層120中的每個通常包括至少一個氧化矽層和氮化矽層，犧牲層130中的每個通常包括矽層、氧化矽層、碳化矽層、氮化矽層中的至少一個。犧牲層130通常由與絕緣層120的材料不同的材料形成。參照圖IB和圖1C，形成穿過薄層結構100的開口 105，如圖IB中所示，然後形成覆蓋開口 105的內壁的半導體層200，如圖IC中所示。將開口 105形成為暴露基底10的頂表面，從而半導體層200被形成為與基底10 的頂表面直接接觸。將開口 105形成為橫過在單元陣列區域中的薄層結構100。因此，在單元陣列區域中，薄層結構100被分為多個部分。在一些實施例中，半導體層200包括通過化學氣相沉積(CVD)形成的多晶半導體層(例如，多晶矽層)。半導體層200形成為可以一致地或共形地覆蓋開口 105的內部。在一些實施例中，半導體層200形成為不完全地填充開口 105，如圖IC中所示。在其他實施例中，半導體層200包括通過外延生長技術或化學氣相沉積技術形成的半導體材料的層，且半導體層200具有多晶結構、單晶結構、或非晶結構。參照圖1D，在由半導體層200覆蓋的開口 105中形成第一埋置圖案210。在每個開口 105中，多個第一埋置圖案210彼此水平地分隔開。因此，在一個開口 105中，多個分隔孔215形成在第一埋置圖案210之間，以暴露半導體層200的表面。在一些實施例中，第一埋置圖案210從薄層結構100向上延伸並彼此連接。在這樣的實施例中，如圖ID中所示， 第一埋置圖案210形成為橫過開口 105。形成第一埋置圖案210的步驟包括形成填充開口 105的第一埋置層，然後圖案化第一埋置層。圖案化第一埋置層的步驟包括利用與開口 105交叉的蝕刻掩模圖案來各向異性地蝕刻第一埋置層。可以使用具有相對於半導體層200的蝕刻選擇性的蝕刻劑來執行蝕刻第一埋置層的步驟。第一埋置圖案210由至少一種絕緣材料形成。例如，第一埋置圖案210可以通過由玻璃上矽(SOG)或氧化矽形成的絕緣材料形成。在一些實施例中，在形成第一埋置圖案 210之前或者在形成第一埋置圖案210期間，還在氫氣氛中執行氫退火，以處理具有形成在其上的半導體層200的所得的基底。這樣的氫退火可以修復(cure)半導體層200中的晶體缺陷。參照圖1E，蝕刻通過分隔孔215暴露的半導體層200，以形成在開口 105中的彼此分開的半導體圖案205。在特定的實施例中，半導體圖案205與開口 105交叉，同時一致地或共形地覆蓋開口 105的內壁和薄層結構100的頂表面。形成半導體圖案205的步驟包括利用第一埋置圖案210作為蝕刻掩模蝕刻半導體層200的暴露的表面。可以通過使用具有相對於構成薄層結構100的薄層120、130和第一埋置圖案210的蝕刻選擇性的蝕刻劑的各向異性蝕刻工藝或各向同性蝕刻工藝來執行這樣的蝕刻。通過蝕刻步驟，半導體圖案205的寬度可以變得小於覆蓋在半導體圖案205上方的第一埋置圖案210的寬度。參照圖1F，將第二埋置層形成為填充分隔孔215，然後平坦化蝕刻第二埋置層和半導體圖案205，直到薄層結構100的頂表面暴露。每個半導體圖案205被分為設置在不同的開口 105中的多個有源圖案207，第二埋置層形成填充第一埋置圖案210之間的分隔孔 215的第二埋置圖案220。因此，有源圖案207、第一埋置圖案210、第二埋置圖案220 二維地布置在基底10上，同時穿過薄層結構100。在特定的實施例中，第二埋置圖案220由絕緣材料形成。參照圖IG至圖II，執行水平互連線形成工藝，以製造順序堆疊並面對有源圖案 207的側壁的導電圖案沈0。水平互連線形成工藝包括形成穿過在有源圖案207之間的構成薄層結構100的薄層中的一些薄層或全部薄層的溝槽230，然後以導電材料層替換犧牲層 130。如圖IG中所示，將溝槽230形成為與有源圖案207分開，以暴露犧牲層130的側壁和絕緣層120的側壁。將溝槽230形成為橫過單元陣列區域中的薄層結構100。因此，在一對相鄰的有源圖案207之間，薄層結構100被溝槽230分為兩個部分。在垂直方向上，形成溝槽230 —致暴露犧牲層130中的最下部的犧牲層的側表面。替換犧牲層130的步驟包括選擇性地去除其側壁通過溝槽230暴露出來的犧牲層 130，以在絕緣層120之間形成凹陷區域M0，如圖IH中所示，在每個凹陷區域240中形成信息存儲元件250和導電圖案沈0，如圖II中所示。凹陷區域240是在絕緣層120之間從溝槽230水平延伸的縫隙區域，並被形成為暴露有源圖案207的側壁。形成凹陷區域MO的步驟包括使用具有相對於絕緣層120的蝕刻選擇性的蝕刻劑各向同性地蝕刻犧牲層130。例如，在犧牲層130是氮化矽層且絕緣層 120是氧化矽層的情況下，可以通過使用包含磷酸的蝕刻劑來執行蝕刻步驟。形成信息存儲元件250和導電圖案260的步驟包括形成順序覆蓋溝槽230和凹陷區域240的信息存儲元件250和導電層，然後去除在溝槽230中的導電層，從而將導電圖案 260保留在凹陷區域MO中。可以通過使用可以提供優良的臺階覆蓋(st印coverage)的沉積技術(例如，化學氣相沉積或原子層沉積)來形成信息存儲元件250，可以以小於每個凹陷區域240的厚度的一半的厚度來形成信息存儲元件250。因此，信息存儲元件250可以形成為基本上一致地或共形地覆蓋具有所得的凹陷區域MO的薄層結構。信息存儲元件250通常包括電荷存儲層。例如，信息存儲元件250可以包括絕緣層，該絕緣層包括捕獲絕緣層、浮置柵電極、或導電納米點。在一些實施例中，信息存儲元件 250還包括隧道絕緣層和阻擋絕緣層。隧道絕緣層包括氧化矽層和氮化矽層中的至少一種， 阻擋絕緣層包括氧化鋁層、氧化矽層、氮化矽層中的至少一種。導電層可以形成為填充由信息存儲元件250覆蓋的凹陷區域M0。此外，導電層可以完全或部分地填充溝槽230。導電層通常包括經摻雜的矽、鎢、金屬氮化物、金屬矽化物中的至少一種。通過填充由去除犧牲層130而形成的凹陷區域MO的工藝(下文中，稱為替換工藝)來形成導電圖案260。這樣的替換工藝使得可以改變用於形成導電圖案沈0的材料的類型。在沒有執行替換工藝的情況下，可能難以形成金屬材料的導電圖案260。例如，在多個金屬層和多個絕緣層交替堆疊的情況下，可能難以以期望的形狀形成穿過金屬層和絕緣層的開口。去除溝槽230中的導電層的步驟包括使用薄層結構100的最上部的絕緣層120或另外地形成在最上部的絕緣層上的硬掩模圖案(未示出)作為蝕刻掩模來各向異性地蝕刻導電層。在去除了溝槽230中的導電層之後，導電層在凹陷區域MO中形成垂直地分開的導電圖案沈0。導電層可以可選擇地形成為一致地或共形地覆蓋溝槽230的內壁，可以通過各向同性的蝕刻來執行去除溝槽230中的導電層的步驟。在一些實施例中，在導電圖案260之後形成雜質區域270。可以通過離子注入工藝來形成雜質區域270，可以在通過溝槽230暴露的基底10中形成雜質區域270。與溝槽 230相同，雜質區域270可以形成為橫過單元陣列區域中的薄層基底100。在一些實施例中，雜質區域270彼此連接，因此，它們具有等電勢狀態。在其他實施例中，雜質區域270電隔離，從而它們具有不同的電勢。在另外的實施例中，雜質區域270 形成多個獨立的源極組，所述多個獨立的源極組包括多個不同的雜質區域，源極組電隔離， 從而源極組具有不同的電勢。參照圖1J，形成填充溝槽230的電極分隔圖案觀0。形成電極分隔圖案觀0的步驟包括在具有雜質區域270的薄層結構上形成電極分隔層，然後蝕刻電極分隔層。電極分隔圖案280形成為填充溝槽230，並可以由氧化矽層、氮化矽層、氧氮化矽層中的至少一種形成。分隔圖案280形成為具有填充溝槽230的埋置部分^Oa和暴露有源圖案207的頂表面的模製部分^0b。模製部分^Ob從埋置部分^Oa的上部區域延伸，以與導電圖案 260交叉，如圖IJ中所示。使用雜質摻雜通過電極分開圖案280暴露的有源圖案207，以形成上部雜質區域 (未示出)。上部雜質區域的雜質的導電類型與有源圖案207的導電類型不同。因此，有源圖案207和上雜質區域形成二極體。上雜質區域的底表面在比導電圖案沈0中的最上部的導電圖案的頂表面的水平面更高的水平面上。參照圖1K，形成接觸暴露的有源圖案207的頂表面的墊圖案四0。形成墊圖案四0 的步驟包括形成覆蓋由電極分隔圖案280暴露的有源圖案207的薄層和平坦化蝕刻該薄層直到電極分隔圖案觀0的頂表面暴露出來。換句話說，通過將電極分隔圖案280用作模具的鑲嵌工藝(damascene process)來形成墊圖案四0。在其他實施例中，通過傳統的圖案化工藝來形成墊圖案四0，在所述圖案化工藝中，順序執行薄層沉積操作和光刻/蝕刻操作。墊圖案四0由導電類型與有源圖案207的導電類型不同的材料形成。例如，在有源層207包括ρ-型矽的情況下，墊圖案290可以包括η-型多晶矽。同時，在形成了上雜質區域之後，墊圖案290可以由在墊圖案290和上雜質區域之間提供歐姆接觸特性的導電材料形成。參照圖1L，形成連接到墊圖案四0的塞300和連接到塞300的上互連線310。每個上互連線310通過一個塞300和一個墊圖案四0電連接到有源圖案207。在包括NAND閃速存儲器的實施例中，上互連線310用作連接到多個單元串的位線。在墊圖案290形成為橫過導電圖案沈0的情況下，墊圖案290可以用作用於閃速存儲器的位線。因此，可不需要上互連線310。然而，可以不同地修改墊圖案四0的形狀和布局，上互連線310仍可以用作NAND閃速存儲器的位線。將參照圖5Α和圖5Β來進一步詳細描述與墊圖案四0的形狀和布局相關的修改的實施例。圖IM是圖IA至圖IL的三維半導體裝置的陣列結構1000的立體圖。除了在圖IM 中沒有示出第一埋置圖案210、第二埋置圖案220、絕緣層120之外，圖IM基本上與圖IL相同。參照圖1Μ，每個有源圖案207包括接觸基底10的頂表面的底部和從底部向上延伸並面對導電圖案260的側壁的延伸部。除了通過底部的連接之外，延伸部彼此分開。因此， 每個有源圖案207形成為具有U形。在包括三維NAND閃速存儲器的實施例中，堆疊的導電圖案260用作串選擇線SSL、 地選擇線GSL、字線WL。更具體地講，導電圖案沈0的最下部的層和最上部的層分別用作地選擇線GSL和串選擇線SSL，最下部的層和最上部的層之間的導電圖案260用作字線WL。可選擇地，與最上部的兩個層對應的導電圖案260可以用作串選擇線SSL。用作串選擇線SSL的導電圖案260彼此分開。用作字線WL的導電圖案260形成多個字線組，其中，在每個字線組中的導電圖案260彼此電連接或物理連接。將參照圖6至圖19來描述與這樣的字線的連接相關的各種實施例。圖2Α和圖2Β是根據本發明構思的實施例的製造三維半導體裝置的陣列結構的方法的立體圖。除了有源圖案207的形狀和布局不同以及形成有源圖案207的方法不同之外， 圖2Α和圖2Β的實施例與圖IA至圖IM的實施例相似。因此，為了避免冗餘，將不對已經參照圖IA至圖IM描述的特徵提供進一步的描述。
參照圖2A，圖案化半導體層200，以形成暴露開口 105的底表面的側壁半導體圖案 201。側壁半導體圖案201包括覆蓋開口 105的一個側壁的第一半導體圖案201a和覆蓋開口 105的另一側壁的第二半導體圖案201b。第一半導體圖案201a和第二半導體圖案201b 彼此空間地分開。圖案化半導體層200的步驟包括利用在開口 105中的覆蓋半導體層200的側壁的分隔件91作為蝕刻掩模來執行蝕刻的蝕刻操作。分隔件91包括具有相對於半導體層200 的蝕刻選擇性的絕緣材料，如圖2A中所示。在圖案化半導體層200的步驟中，從薄層結構的上部去除半導體層200，從而暴露絕緣層120的頂表面。之後，對於其中形成有第一半導體圖案201a和第二半導體圖案201b的所得的薄層結構100執行參照圖ID至圖IL描述的製造工藝。作為所得的元件，第一半導體圖案201a 和第二半導體圖案201b變為通過第一埋置圖案210彼此空間地分開的第一有源圖案208a 和第二有源圖案208b，如圖2B中所示。第一有源圖案208a和第二有源圖案208b構成圖 2A和圖2B的實施例中的有源圖案208。如圖2A和圖2B中所示，開口 105形成有位於低於基底10的頂表面的水平面的底表面。因此，第一有源圖案208a和第二有源圖案208b的底表面以及第一埋置圖案210的底表面位於低於基底10的頂表面的水平面。在這樣的構造中，增加了第一有源圖案208a 和第二有源圖案208b與基底10的接觸面積。圖3A至圖3C是示出根據本發明構思的實施例的製造三維半導體裝置的陣列結構的方法的立體圖。圖3D是根據本發明構思的另一實施例的三維半導體裝置的陣列結構的立體圖。除了對於圖3A至圖3D中示出的裝置隔離圖案81的修改之外，圖3A至圖3D的實施例與圖2A和圖2B的實施例相似。因此，為了避免冗餘，將不提供對已經參照圖2A和圖 2B描述的特徵的進一步的描述。參照圖3A，在形成薄層結構100之前，在基底10的預定的區域中形成裝置隔離圖案81。在將形成有開口 105的區域中形成裝置隔離圖案81。通常利用用於在外圍電路區域等中限定有源區域的裝置隔離工藝來形成裝置隔離圖案81。例如，在一些實施例中，利用淺溝槽隔離(STI, shallow trenchisolation)工藝來形成裝置隔離圖案81。在其他實施例中，通過獨立於在外圍電路區域中執行的STI工藝的製造工藝來形成裝置隔離圖案81。例如，可以通過利用具有開口 105的薄層結構100 作為蝕刻掩模的圖案化工藝來形成裝置隔離圖案81。然後，相對於所得的其中形成有裝置隔離圖案81的薄層結構100來執行參照圖2A 和圖2B所描述的製造工藝。如圖3C所示，裝置隔離圖案81形成在第一有源圖案208a和第二有源圖案208b下方。第一有源圖案208a和第二有源圖案208b通過裝置隔離圖案81 和第一埋置圖案210而在下部區域中電隔離。在圖3D中所示的變型實施例中，裝置隔離圖案81在導電圖案260下方水平延伸， 裝置隔離圖案81還延伸為與溝槽230交叉。因此，與用於二維NOR閃速存儲器的技術類似， 使用自對準源(self-aligned source, SAS)技術來形成用作源極區的雜質區域270。圖4A和圖4B是示出製造根據本發明構思的另一實施例的三維半導體裝置的陣列結構的方法的立體圖。除了半導體圖案205的形成不同之外，圖4A和圖4B的實施例與圖 1的實施例類似。因此，為了避免贅述，將不再提供對已經參照圖1描述過的特徵的進一步
12描述。參照圖4A，形成填充分隔孔215的第二埋置層，第二埋置層被平坦化蝕刻。在形成半導體圖案205之後形成第二埋置層，這已經參照圖IE進行了描述。執行平坦化蝕刻，直到第一埋置圖案210的頂表面暴露出來。相應地，第二埋置層形成填充第一埋置圖案210之間的分隔孔215的第二埋置圖案220，如圖4A所示。與第一埋置圖案210類似，第二埋置圖案220在薄層結構100上延伸，並相互連接。同時，由於半導體圖案205被第一埋置圖案210覆蓋，在平坦化蝕刻過程中半導體圖案205未被蝕刻。然後，相對於上面形成有第二埋置圖案220的所得到的薄層結構100執行參照圖 IF至圖IL描述的製造工藝。如圖4B所示，有源圖案207從開口 105水平延伸，從而具有在導電圖案260上延伸的墊部分207a。墊部分207a形成為導電類型與主體部分207b的導電類型不同。上互連線310和塞300直接連接到導電圖案沈0的墊部分207a而不用單獨的墊圖案四0。圖5A和圖5B是示出圖1的陣列結構1000中的墊圖案四0的形狀和布局的各種構造的立體圖。在圖5A中示出的構造中，墊圖案292形成在每個有源圖案207上。因此，連接到上互連線310之一的有源圖案207的數量基本上等於連接到同一上互連線的墊圖案292的數量以及塞300的數量。在圖5B中示出的構造中，墊圖案四4中的每一個連接到多個有源圖案207。墊圖案四4的每一個的長度都小於相應的上互連線310的長度，多個有源圖案207(即，多個單元串)共用墊圖案四4。在下面的描述中，將參照圖6至圖19描述電連接陣列結構1000的導電圖案沈0 的線結構相關的技術特徵。圖6是從另一個角度觀看的圖5A的陣列結構1000的立體圖。為了簡化說明，圖 5A和圖6的陣列結構1000將被用作描述下面的各種可選實施例的參考。然而，所描述的實施例的各個方面可以被應用於陣列結構1000的其他實施例，例如參照圖1至圖5描述的實施例。參照圖6，陣列結構1000包括電極結構和穿透電極結構的有源圖案207，所述電極結構包括導電圖案260。電極結構包括水平布置的多個電極組EG1-EG8，多個電極組 EG1-EG8中的每一個包括豎直堆疊的多個導電圖案沈0。有源圖案207設置在第On+1)電極組和第On+2)電極組之間，其中η從0變化到3。例如，如圖6中所示，有源圖案207設置在第一電極組EGl和第二電極組EG2之間、 第三電極組EG3和第四電極組EG4之間、第五電極組EG5和第六電極組EG6之間、第七電極組EG7和第八電極組EG8之間。然而，有源圖案207不設置在第二電極組EG2和第三電極組EG3之間、第四電極組EG4和第五電極組EG5之間、第六電極組EG6和第七電極組EG7之間。用作源極線的雜質區域270形成在第二電極組EG2和第三電極組EG3之間、第四電極組EG4和第五電極組EG5之間、第六電極組EG6和第七電極組EG7之間的基底10中。 結果，有源圖案207與雜質區域270水平隔開地形成。構成一個電極組的導電圖案沈0中的至少一個與構成另一電極組的導電圖案260空間上分開。例如，構成第On+1)電極組的導電圖案沈0中的至少一個與構成第Qn+2) 電極組的導電圖案260分開。導電圖案260在連接區域CNR中形成臺階結構，如圖6中所示。可以通過在第 2009-0099370號韓國專利申請中公開的製造方法及其變型來形成導電圖案沈0的臺階結構。第2009-0099370號韓國專利申請的公開內容通過引用包含於此。如在前面所指明的，在特定實施例中，在三維閃速存儲裝置中，堆疊的導電圖案 260被用作串選擇線SSL、地選擇線GSL、字線WL。參照圖7至圖9，形成連接到導電圖案260的第一塞350以及連接到第一塞350的第一互連線400。在位於單元陣列區域CAR的相對側的第一連接區域CNRl和第二連接區域CNR2中均設置第一塞350和第一互連線400。構成電極組EG1-EG8的導電圖案沈0中的一部分連接到第一連接區域CNRl中的第一塞350和第一互連線400，構成電極組EG1-EG8的導電圖案沈0中的一部分連接到位於第二連接區域CNR2中的第一塞350和第一互連線400。更具體地，如圖7所示，包含在奇數電極組EG1、EG3、EG5和EG7中並位於相同高度的字線WL在第一連接區域CNR中連接並處於等電勢狀態，包含在奇數電極組EGl、EG3、 EG5和EG7中並位於相同高度的地選擇線GSL在第一連接區域CNR中連接並處於等電勢狀態，包含在偶數電極組EG2、EG4、EG6和EG8中並位於相同高度的導電圖案260連接在第二連接區域CNR2中，並處於等電勢狀態。連接到字線WL的第一互連線400構成第一局部線 (local line) 400a，所述第一局部線400a局部地形成在連接區域CNR1、CNR2上，連接到地選擇線GSL的第一互連線400構成延伸出連接區域CNR1、CNR2的全局地選擇線(global ground selection)400bo在圖8和圖9中示出的其他實施例中，包含在第On+2)電極組和第Qn+3)電極組中並位於相同高度的字線WL在第一連接區域CNRl中連接並處於等電勢狀態，包含在第 (2n+2)電極組和第Qn+3)電極組中並位於相同高度的地選擇線GSL在第一連接區域CNRl 中連接並處於等電勢狀態，包含在第On+4)電極組和第On+5)電極組中並位於相同高度的字線WL在第二連接區域CNR2中連接並處於等電勢狀態，包含在第Qn+4)電極組和第 (2n+5)電極組中並位於相同高度的地選擇線GSL在第二連接區域CNR2中連接並處於等電勢狀態。在圖8的實施例中，連接到第一局部線400a的導電圖案沈0以及塞350的數量大於圖7的實施例中的導電圖案260和塞350的數量。在圖8的實施例中，可將4條或更多條字線WL電連接到第一局部線400a中的一個上。此外，在圖8的實施例中，第一塞350中的一部分以及第一互連線400中的一部分被形成為連接到串選擇線SSL。連接到串選擇線 SSL的第一互連線(即，400c)可被用作用於與第二互連線410電連接的接觸墊，這將在下面進行描述。在圖9的實施例中，兩條字線WL電連接到第一互連線400中的一條上，第一互連線400延伸到連接區域CNR1、CNR2之外的解碼電路區域。因此，在圖9的實施例中，連接到字線WL的第一互連線400被用作全局字線。通過使用用於形成連接到有源圖案207的塞300以及上互連線310的工藝，第一塞350和第一互連線400可與塞300以及上互連線310同時形成。第一塞350和第一互連線400可分別與塞300以及上互連線310共用各種特性，例如，材料的組分、頂表面的高度
以及薄層的厚度。參照圖10至圖17，形成連接到第一互連線400的第二塞360、連接到第二塞360 的第二互連線410。圖10、12、14是具有附加地形成在圖7、8和9的結構上的第二塞360和第二互連線410的所得結構的立體圖。圖11、13和15是從另一個角度示出的圖10、12和 14的結構的立體圖。圖16和17是示出圖14和15的結構的變型的立體圖。第二互連線410將第一互連線400電連接到解碼電路區域的元件。在如上所述的第一連接區域CNRl和第二連接區域CNR2中均設置第一互連線400的情況下，第二塞360 和第二互連線410等同地設置在第一連接區域CNRl和第二連接區域CNR2兩者中。電極組 EG1-EG8中的每一個中的字線札通過第一塞350、第一互連線400和第二塞360電連接到第二互連線410中的一條上。如圖10至17中所示，第二互連線410包括連接到第一局部線400a的全局字線 410a,以及連接到用作串選擇線SSL的最上面的導電圖案沈0的全局串選擇線410b。如圖12和圖13中所示，在包含第一互連線400的情況下，第二塞360連接到接觸墊400c的頂表面。在電極組EG1-EG8中的每一個包括具有多層結構的串選擇線SSL的情況下，在第一連接區域CNRl和第二連接區域CNR2中均設置全局串選擇線410b，如圖16和圖17所示。 因此，一個電極組連接到兩條全局串選擇線410b，兩條相應的全局串選擇線410b分別連接到形成在不同高度的串選擇線SSL。圖18和圖19是示出根據本發明構思的又一實施例的線結構的立體圖。在圖18和圖19的實施例中，導電圖案260包括設置在連接區域CNRl和CNR2中的連接部分^K)c。連接部分^Oc連接多個導電圖案沈0。因此，通過連接部分^Oc連接的多個導電圖案260具有等電勢狀態。同時，參照圖7至圖9描述的第一塞350和第一互連線400進一步形成在導電圖案260上。在圖18的實施例中，包含在偶數電極組EG2、EG4、EG6和EG8中並位於相同高度的字線WL通過位於第一連接區域CNRl和第二連接區域CNR2中的一個中的連接部分^Oc相互連接，包含在奇數電極組EG1、EG3、EG5和EG7中並位於相同高度的字線WL通過第一連接區域CNRl和第二連接區域CNR2中的另一個中的連接部分^Oc相互連接。在圖19的實施例中，包含在第On+2)電極組和第Qn+3)電極組中並位於相同高度的字線WL在第一區域CNRl中連接，並具有等電勢狀態，包含在第On+4)電極組和第 (2n+5)電極組中並位於相同高度的字線WL在第二連接區域CNR2中連接並具有等電勢狀態。圖20是示出根據本發明構思的實施例的三維NAND閃速存儲裝置的單元陣列區域的電路圖。三維NAND閃速存儲裝置的單元陣列包括三維地布置的存儲單元。然而，為了避免圖中複雜化，圖20示出了布置在x-z平面上的存儲單元。參照圖20，連接到共源極線CSL的多個單元串共同連接到一條位線BL0。單元串中的每一個包括多個串聯連接的電晶體。例如，單元串中的第一個包括串選擇電晶體SST1、 地選擇電晶體GST1、GSTla和串聯連接在它們之間的多個存儲器電晶體MT01-MT31。串選擇電晶體SST1-SST4(SST)包括連接到各條串選擇線SSL1-SSL4(SSL)的MOSFET，所述每個串選擇線SSL1-SSL4與位線BLO十字交叉，地選擇電晶體GST1-GST4、 GSTla-GST4a(GST)包括連接到各條地選擇線GSL1-GSL4(GSL)的MOSFET。存儲器電晶體 MT01-MT34 (MT)包括連接到相應字線WLOl-WLiM (WL)的M0SFET，所述字線WLOl-WLiM在串選擇線SSL和地選擇線GSL之間與位線BLO交叉。存儲器電晶體MT利用參照圖11描述的信息存儲元件250作為柵極電介質層。串選擇電晶體SST和地選擇電晶體GST也使用信息存儲元件250作為柵極電介質層。存儲器電晶體MT、串選擇電晶體SST和地選擇電晶體GST使用有源圖案207或208 作為有源區域或溝道區域。存儲器電晶體MT形成在有源圖案207或208與字線WL交叉的區域中。如上面參照圖IM所描述的，有源圖案207和208中的每一個具有兩個獨立延伸部分，例如圖2B中示出的第一有源圖案208a和第二有源圖案208b。另外，如圖6中所示，設置在一個有源圖案207或208的兩側的兩個電極組可被相互電隔離。構成有源圖案207或208的兩個部分的空間分隔部分，或所述電極組之間的電隔離部分使得能夠使用兩個信息存儲元件或兩個存儲器電晶體(下面，稱為「相鄰單元」)，所述相鄰單元設置在位於距離基底10相同高度的有源圖案207或208的每一個的兩側。結果，相鄰單元可以被相互獨立地寫或讀。在下面的描述中，將參照圖20至圖25描述用於相鄰單元的示例性寫操作和讀操作。用作地選擇線GSL的導電圖案沈0( S卩，電極組BG中的最下面的導電圖案)被構造為有效地控制基底10的頂表面的電勢。可通過控制絕緣層120中的最下面的絕緣層 121(下面稱為「下絕緣層」)的厚度來實現該構造。在特定實施例中，地選擇線GSL和基底 10之間的距離基本上與下絕緣層121的厚度以及信息存儲元件250的厚度的和相同。因此，如果下絕緣層121的厚度減小，則可以通過地選擇線GSL有效地控制基底10的頂表面的電勢。根據該構造，地選擇線GSL中的每一個被用作串聯連接的兩個電晶體的共同柵極。兩個電晶體中的一個是其中有源圖案207或208被用作溝道的垂直電晶體，另外一個是其中基底10的頂表面被用作溝道的水平電晶體。根據本發明構思的一些實施例，垂直電晶體GST1-GST4的閾值電壓與水平電晶體GSTla-GSI^a的閾值電壓不同。可以通過有源圖案207或208與基底10之間的晶體結構的差異以及雜質濃度的差異中的至少一個來實現閾值電壓的差異。還可通過從有源圖案207或208到地選擇線GSL的距離和基底10到地選擇線GSL的距離的差異或設置它們之間的電介質層的介電常數的差異來實現閾值電壓的這種差異。垂直電晶體GST1-GST4和水平電晶體GSTla-GSI^a之間的閾值電壓的差異可被用於更有效地控制與有源圖案207或208的電連接，或可以被用於到構成有源圖案207 或208的兩個部分之一的選擇連接。圖21至圖23為用於描述根據本發明構思的操作三維半導體裝置的方法的表，圖 24和25是用於描述根據本發明構思的另一實施例的操作三維半導體裝置的方法的表。更具體地，圖21至圖23是用於基於圖20示出的單元陣列結構描述包括參照圖7、 10和18描述的線結構的三維半導體裝置中的編程、擦除和讀操作的表，圖M和25是用於基於圖20示出的單元陣列結構描述包括參照圖8、9和19描述的線結構的三維半導體裝置中的編程、擦除和讀操作的表。在圖21至25的表中，第一、第四、第七和第十列中示出的條目對應於圖20中示出的元件。
16
參照圖21和M，通過對跨過被選字線札22和被選位線BLO施加編程電壓Vpgm和地電壓GND之間的電勢差，來對圖20的被選存儲單元編程。第一通過電壓和第二通過電壓被分別施加到連接到被選字線WL22和其他字線Wi)2、ffL12、ffL32的單元串(下面稱為「被選串」)的串選擇線SSL2，使得地電壓GND從被選位線BLO被傳遞到與被選字線WL22相鄰的有源圖案207的區域。第一通過電壓是比相應串選擇電晶體SST2的閾值電壓高並比編程電壓Vpgm低的電壓，例如，電源電壓Vcc。第二通過電壓是比已編程狀態下的存儲器電晶體的閾值電壓高並比編程電壓Vpgm低的電壓(下面稱為「通過電壓」)。同時，能夠使地選擇電晶體GST1-GST4變為截止狀態的電壓(例如，地電壓)被施加到地選擇線GSL1-GSL4。此外，地電壓GND被施加到不包括被選字線WL22的單元串(下面稱為「被禁止串」)的串選擇線SSL1、SSL3、SSL4。被禁止串與被選位線BLO電隔離，並處於浮置狀態。被選字線WL22與被禁止串中的存儲器電晶體的柵電極處於等電勢狀態。該柵電極被稱為「共軛字線(conjugated word line)」。因此，在參照圖7、10、18描述的實施例中， 如在圖21中所示，除了被選字線WL22之外，編程電壓Vpgm還被施加到至少一個共軛字線札對。此外，在參照圖8、9和19描述的實施例中，如圖M中所示，編程電壓Vpgm被施加到與被選字線WL22相鄰的共軛字線WL23。由於被禁止串處於浮置狀態，被禁止串具有被編程電壓Vpgm和第二通過電壓(例如，Vpass)升壓的電勢。被禁止串中的升壓(boosting)可防止連接到共軛字線(圖21的 WL24或圖M的WL23)的存儲器電晶體被編程。在其他實施例中，可應用二維閃速存儲裝置中使用的自升壓技術來防止被禁止串被編程。例如，如圖21和M中所示，比地電壓GND高的電壓(例如，Vcc)被施加到未被選位線BLl-n。在又一實施例中，在用於被選單元的編程操作之前，可執行用於將被禁止串的電勢提升至預定水平(例如，通過自升壓技術提升的電勢)的預充電操作。由於與一個有源圖案207或208相鄰設置的一對電極組電隔離，構成一個有源圖案207或208並空間分開的兩個部分中僅其中一個部分連接到被施加了地電壓GND的被選位線BL0。因此，獨立地執行對共享一個有源圖案207或208的「相鄰單元」的編程操作。如圖22中所示，通過使用施加到基底10 (體(bulk))的擦除電壓Verase和施加到字線WL的地電壓GND之間的差異可基本上同時擦除包括「被選單元」並包含在一個塊中的多個存儲單元。如圖1M、2B、3C、3D、4B、5A和5B中所示，有源圖案207可被形成為直接接觸基底 10。有源圖案207還可被形成為具有與基底10的導電類型相同的導電類型。因此，施加到基底10的電壓可被直接傳送到有源圖案207。可選地，整流元件(例如，二極體)形成在有源圖案207和基底10之間的情況下，基底10的電勢可不被直接傳送給基底10。如圖23和25中所示，比地電壓GND高的第一電壓Vl被施加到被選位線BL0，地電壓被施加到公共源極線CSL。此外，讀取電壓Vread被施加到被選串中包含的串選擇線 SSL2和地選擇線GSL2。讀取電壓Vread可高於地選擇電晶體GST的閾值電壓以及串選擇電晶體SST的閾值電壓。例如，讀取電壓Vread可以是高於處於編程狀態的存儲器電晶體的閾值電壓並低於編程電壓Vpgm的電壓。因此，第一電壓Vl和地電壓GND可被分別施加到從被選位線BLO的和公共源極線CSL的兩個端子上。結果，通過存儲在被選單元中的信息(即，電荷量)確定通過被選單元的電流(下面稱為「讀取電流」)。在這種讀取操作過程中，地電壓被施加到未被選串的串選擇線SSL1、SS13、SSL4。因此，在其他串中，未形成用於讀取電流的路徑。由於與一個有源圖案207或208相鄰地設置的一對電極組相互電隔離，因此，構成一個有源圖案207或208並空間分離的兩個部分中僅一個部分被用作讀取電流流過的路徑。因此，可獨立執行共用一個有源圖案207或208的「相鄰單元」的讀取操作。地選擇線GSL中的一部分可被相互電連接，因此，可以處於等電勢狀態。例如，地選擇線GSL可被形成為與位於地選擇線GSL上方的字線WL具有相同的連接結構。例如，被選串的地選擇線GSL2和構成被禁止串的地選擇線中的一條(圖23的GSL4或圖25的GSL3) 可處於等電勢狀態。圖21和圖23至25示出了根據特定實施例的編程和讀取操作。在其他實施例中，地選擇線GSL也可被電隔離。圖沈是包括根據本發明構思的閃速存儲裝置的存儲卡1200的框圖。參照圖沈，存儲卡1200包括閃速存儲裝置1210和存儲器控制器1220，所述存儲器控制器1220控制主機和閃速存儲裝置1210之間的數據交換。SRAM 1221被用作中央處理單元(CPU) 1222的工作存儲器。主機接口 1223執行連接到存儲卡1200的主機的數據交換協議。誤差校正碼(ECC) 12M檢測並校正從多位閃速存儲裝置1210中讀取的數據中包含的誤差。存儲器接口 1225與閃速存儲裝置1210進行接口連接。CPU 1222控制存儲器控制器1220的數據交換的操作。儘管在附圖中未示出，但是，存儲卡1200還可包括存儲用於與主機接口連接的代碼數據的R0M(未示出)。在特定實施例中，可通過其中 單元的擦除特性被改善的閃速存儲裝置1210提供具有高可靠性的存儲器系統。在一些實施例中，可在諸如固態盤(「SSD」)的存儲器系統中設置所述閃速存儲裝置。圖27是包括根據本發明構思的閃速存儲系統1310的信息處理系統1300的框圖。 信息處理系統1300可包括例如移動裝置或桌上電腦。參照圖27，信息處理系統1300包括電連接到系統總線1360的用戶接口、閃速存儲系統1310、數據機1320、CPU 1330、和RAM 1340。閃速存儲系統1310包括存儲器控制器和具有諸如參照圖1至圖26描述的這些構造的閃速存儲裝置。由CPU 1330處理的數據或外部輸入數據被存儲在閃速存儲系統1310中。由於提高了閃速存儲系統1310中的閃速存儲裝置的可靠性，因此，閃速存儲系統1310可節省誤差校正消耗的資源，從而為信息處理系統1300提供高速數據交換功能。儘管在附圖中未示出，但是，信息處理系統1300還可包括應用晶片組、相機圖像處理器(CIS)和輸入/輸出裝置。圖1至圖27的裝置和系統可被安裝在各種類型的封裝中。這些封裝或封裝類型的例子包括層疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑料有引線晶片載體 (PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾封裝件中晶片(die in waffle pack)、晶片形式中晶片、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝 (MQFP)、小外形集成電路(SOIC)、縮小外形封裝(SSOP)、薄小外形封裝(TSOP)、薄四方扁平封裝(TQFP)、封裝件中系統(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)、晶片級處理堆疊封裝(WSP)。如前面所描述的，在本發明構思的各種實施例中，三維半導體裝置包括用作電連
18接到形成在同一高度的兩個不同存儲區域的電流路徑的有源圖案。因此，圍繞一個有源圖案並距離基底相同高度形成兩個單獨的存儲區域。因此，根據本發明構思的三維半導體裝置可具有增加的每單位面積位數。 前述內容是實施例的闡述性示例，不應該被理解為對實施例構思的限制。儘管已經描述了一些實施例，但是本領域技術人員應該很容易地了解，在本質上不脫離本發明構思的新穎性教導和優點的情況下，可以對這些實施例做出很多變型。因此，所有這些變型將包含在由權利要求限定的本發明構思的範圍內。
權利要求
1.一種三維半導體裝置，包括電極結構，包括三維布置的多個電極； 多個有源圖案，穿過所述電極結構；信息存儲元件，設置在所述電極結構和所述多個有源圖案之間， 其中，位於有源圖案之一的相對側的兩個電極電隔離。
2.如權利要求1所述的三維半導體裝置，其中，所述電極結構包括第一電極組至第m電極組，所述第一電極組至第m電極組均包括多個垂直堆疊的電極，第一電極組至第m電極組是從第一電極組至第m電極組水平地布置的，其中，m是自然數，其中，有源圖案設置在第On+1)電極組和第On+2)電極組之間，其中，η是自然數， 第Οη+1)電極組中的電極中的至少一個電極與第Οη+2)電極組中的所有電極電隔1 O
3.如權利要求2所述的三維半導體裝置，其中，所述三維半導體裝置包括第一連接區域、第二連接區域以及在第一連接區域和第二連接區域之間的單元陣列區域，其中，位於相同高度處的第On+1)電極組中的電極和第On+3)電極組中的電極在第一連接區域中連接並處於等電勢狀態，其中，位於相同高度處的第On+2)電極組中的電極和第On+4)電極組中的電極在第二連接區域中連接並處於等電勢狀態。
4.如權利要求2所述的三維半導體裝置，其中，所述三維半導體裝置包括第一連接區域、第二連接區域以及在第一連接區域和第二連接區域之間的單元陣列區域，其中，位於相同高度處的第On+2)電極組中的電極和第On+3)電極組中的電極在第一連接區域中彼此連接並處於等電勢狀態，其中，位於相同高度處的第On+4)電極組中的電極和第On+5)電極組中的電極在第二連接區域中彼此連接並處於等電勢狀態。
5.如權利要求2所述的三維半導體裝置，其中，所述三維半導體裝置包括第一連接區域、第二連接區域以及在第一連接區域和第二連接區域之間的單元陣列區域，所述三維半導體裝置還包括 第一互連線，連接到第一連接區域中的電極； 第二互連線，連接到第二連接區域中的電極。
6.如權利要求5所述的三維半導體裝置，其中，每條第一互連線電連接位於相同高度處的第On+1)電極組中的電極和第On+3)電極組中的電極，每條第二互連線電連接位於相同高度處的第On+2)電極組中的電極和第On+4)電極組中的電極。
7.如權利要求5所述的三維半導體裝置，其中，每條第一互連線電連接位於相同高度處的第On+2)電極組中的電極和第On+3)電極組中的電極，每條第二互連線電連接位於相同高度處的第On+4)電極組中的電極和第On+5)電極組中的電極。
8.如權利要求5所述的三維半導體裝置，所述三維半導體裝置還包括位線，所述位線連接到有源圖案並與單元陣列區域中的電極交叉，其中，第一互連線和第二互連線與位線具有基本相同的材料、高度、或厚度。
9.如權利要求1所述的三維半導體裝置，所述三維半導體裝置還包括 基底，設置在所述電極結構下方；源極線，設置在所述電極結構下方，其中，源極線包括與基底和有源圖案相比導電類型不同的半導體材料。
10.如權利要求9所述的三維半導體裝置，其中，所述電極結構包括第一電極組至第 m電極組，均包括多個垂直堆疊的電極，第一電極組至第m電極組是從第一電極組至第m電極組水平地布置的，其中，m是自然數，其中，源極線包括形成在基底中並位於第On+2)電極組和第On+3)電極組之間的雜質區域，其中，η是自然數。
11.如權利要求1所述的三維半導體裝置，所述三維半導體裝置還包括 半導體墊，設置在有源圖案上；位線，與電極交叉，並電連接到半導體墊，其中，半導體墊由導電類型與有源圖案的至少一部分的導電類型不同的半導體材料形成。
12.如權利要求1所述的三維半導體裝置，其中，每個有源圖案包括彼此分開的第一區域和第二區域，其中，第一區域和第二區域被形成為面對兩個相鄰的電極組的相應側壁。
13.如權利要求12所述的三維半導體裝置，其中，每個有源圖案還包括連接第一區域和第二區域的下部的連接部分。
14.如權利要求1所述的三維半導體裝置，所述三維半導體裝置還包括設置在所述電極結構下方的基底，其中，有源圖案的底表面低於所述基底的頂表面。
15.一種操作三維半導體裝置的方法，該三維半導體裝置包括包括三維布置的多個電極的電極結構、穿過所述電極結構的多個有源圖案；設置在所述電極結構和所述多個有源圖案之間的信息存儲元件，其中，位於有源圖案之一的相對側的兩個電極電隔離，所述方法包括如下步驟通過選擇性地將電信號傳輸到電極之一和有源圖案之一之間的交叉點來選擇存儲單元。
16.如權利要求15所述的方法，其中，每個有源圖案包括彼此分開的第一區域和第二區域，第一區域面對設置在對應的有源圖案的一側的電極的側壁，第二區域面對設置在對應的有源圖案的另一側的電極的側壁，其中，將電信號傳輸到第一區域和第二區域中的一個，並對第一區域和第二區域中的另一個阻擋電信號。
17.如權利要求15所述的方法，其中，信息存儲元件包括電荷存儲層，選擇存儲單元的步驟用於將電荷注入到電荷存儲層或用於檢測存儲在電極和有源圖案之間的交叉點之一處的電荷存儲層中的數據。
18.一種三維半導體裝置，包括 有源圖案，二維地布置在基底上； 電極，三維地布置在有源圖案之間，存儲區域，三維地布置在由有源圖案和電極限定的交叉點處，其中，每個有源圖案用作電連接到形成在距基底相同高度處的兩個不同的存儲區域的共用電流路徑。
19.如權利要求18所述的三維半導體裝置，其中，設置在距基底相同高度處的有源圖案中的每個的相對側的兩個電極彼此電隔離。
20.如權利要求18所述的三維半導體裝置，其中，每個有源圖案包括彼此分開的第一區域和第二區域，第一區域和第二區域形成為面對所述兩個電隔離的電極的側壁。
全文摘要
本發明提供一種三維半導體裝置及其操作方法，該三維半導體裝置包括二維地布置在基底上的有源圖案、三維地布置在有源圖案之間的電極、三維地布置在由有源圖案和電極限定的交叉點處的存儲區域。每個有源圖案用作用於電連接形成在距基底高度相同處的兩個不同的存儲區域的共用電流路徑。
文檔編號G11C16/04GK102194824SQ20101062435
公開日2011年9月21日 申請日期2010年12月31日 優先權日2010年2月18日
發明者孫龍勳, 李明範, 白昇宰, 黃棋鉉 申請人:三星電子株式會社