數字鎖相環電路的製作方法
2023-09-23 02:50:30 1
專利名稱：數字鎖相環電路的製作方法
技術領域：
本發明涉及到一種鎖相環(PLL)電路。
通常的PLL電路例如包括一個相位比較器、一個數字計數器、一個倍頻器和一個分頻器(分頻器)。它利用相位比較器比較基準時鐘和返回迴路的相位，設置數字計數器的數據，以便使相位誤差最小，並根據所設置的數據決定倍頻器的乘法因數或分頻器的除法因數，但是，為了減少信號顫抖失真，必須增加數字計數器的位數。但是，如果增加位的數量，它就要費時使相位誤差最小化，即，在減少信號顫抖失真和減少相位鎖定所需時間之間的關係呈相反關係。
本發明的一個目的就是要提供一種數字PLL電路，它既可以減少信號顫抖失真，又可以減少相位鎖定所佔用的時間。
根據本發明的第一個方面，提供了一種數字PLL電路，該數字PLL電路具有一個用於根據基準時鐘信號產生第一、第二和第三時鐘信號的時鐘產生電路；一個用於將第三時鐘信號的相位和需要比較的一個信號進行比較的相位比較電路；一個用於根據數字計數器的計數數字計數器的計數數字計數器的計數相位比較電路的比較結果從最高有效位到最低有效位連續確定與第一時鐘信號的每個輸入相關的計數的數字計數器；一個用於根據數字計數器的計數給出相對於第二時鐘信號的延遲、並將第二時鐘信號的頻率乘以一個預定頻率因數和將頻率相乘後的信號作為被比較信號輸出給相位比較電路的倍頻電路。
根據本發明的第二個方面，提供了一種數字PLL電路，該數字PLL電路具有一個用於將基準時鐘信號的頻率除以M(M是任一整數)的第二分頻電路；一個用於選擇基準時鐘信號和分頻後時鐘信號中的一個並輸出該信號的第一選擇電路；一個用於將第一選擇電路輸出信號的相位和一個將要被比較信號進行比較的相位比較電路；一個用於根據相位比較電路的比較結果從最高有效位到最低有效位連續確定計數的數字計數器；一個用於輸出通過根據數字計數器的計數將所述頻率乘以一個預定頻率因數所獲得的頻率相乘後的信號的倍頻電路；一個用於將來自倍頻電路的頻率相乘後信號的頻率除以N(N是任一整數)並將分頻後的信號作為將被比較的信號輸出給相位比較電路的第三分頻電路。
即，根據本發明，根據一個基準時鐘信號產生第一、第二和第三時鐘信號，利用一個相位比較電路將第三時鐘信號的相位和將被比較的信號進行比較。然後，根據比較結果從最高有效位到最低有效位連續確定數字計數器的計數。根據所述計數，將第二時鐘信號的頻率乘以一個預定頻率因數，頻率相乘後的信號被作為將被比較的信號輸出給相位比較電路。
當它確定數字PLL電路達到了一個鎖定狀態時，數字計數器中的計數操作被停止，根據來自相位比較電路的相位比較結果從最低有效位到最高有效位連續確定所述計數。
藉助於這樣一種數字PLL電路，達到鎖定狀態之前所需要的時間可以被極大地縮短。另外，通過使數字計數器中的位數加大，諸如縮短達到鎖定狀態之前的時間和改善相位跟蹤精度等相互矛盾的任務可以同時實現。
本發明的上述和其它的目的和特性通過下面參照附圖對本發明最佳實施例的描述將會變得更加清楚。其中
圖1是根據本發明數字PLL電路第一實施例的電路圖；圖2示出了所述數字PLL電路的頻率輸出操作；圖3示出了所述數字PLL電路的頻率輸出操作；圖4是根據本發明PLL數字電路第二實施例的電路圖；圖5是時鐘控制電路10的結構電路圖；圖6是時鐘產生電路101的結構電路圖；圖7A到圖7B是時鐘控制電路10的操作波形圖；圖8是相位比較器20的結構電路圖；圖9A到9B是相位比較器20的操作波形圖；圖10是計數器30的結構電路圖；圖11A到11M是計數器30的操作波形圖；圖12是數字控制延時線40的一個例子的電路圖；圖13是數字控制延時線40的另一個例子的電路圖；圖14是可編程掩膜產生電路50的結構圖；圖15A到15B是可編程掩膜產生電路50的操作波形圖16是數字PLL電路通電時的操作波形圖；圖17是數字PLL電路通電時的操作波形圖；圖18是根據本發明數字PLL電路第三實施例的電路圖；圖19是第三實施例操作的波形圖；圖20A到20K是第三實施例操作的波形圖；圖21是根據本發明數字PLL電路第四實施例的電路圖；圖22是根據本發明數字PLL電路的第五實施例的電路圖；圖23是根據本發明數字PLL電路的第六實施例的電路圖；和圖24A到24N是第六實施例的操作波形圖。
第一實施例圖1是根據本發明數字PLL電路第一實施例的電路圖。如圖1所示，所述數字PLL電路是由例如一個相位比較器2、數字計數器3、倍頻器4和一個分頻器5構成的。
相位比較器2將頻率fref的基準時鐘信號RCK的相位與來自分頻器5的震蕩輸出S5進行比較，並根據比較結果數字計數器3輸出向上/向下信號Sup/Sdw。例如，在震蕩輸出S5的周期低於基準時鐘信號的情況下，一個向上信號被輸出給數字計數器3，而在相反的情況下，一個向下信號被輸出給數字計數器3。
數字計數器3根據來自相位比較器2的向上/向下信號Sup/Sdw從最低有效位到最高有效位向上或向下計數，並將n-位計數輸出給倍頻器4。
倍頻器4的作用類似於一個壓控震蕩器(VCO)，用於利用輸入計數S3確定震蕩頻率，並最終輸出頻率f0的的目標時鐘S4。
分頻器5將通過對來自倍頻器4的輸出信號S4的頻率進行分頻所獲得的震蕩輸出輸出給相位比較器2。
如圖2所示，在如圖1所示的數字PLL電路中，在數字計數器3是一個n-位計數器的情況下，在達到相位鎖定狀態之前最大需要2n/fref的操作時間。
另外，如圖3所示，還存在一個通過在目標頻率f0附近的頻率fpri處預先設置所述計數的一個初始值來縮短達到鎖定狀態之前所需時間的過程，但是，在這個過程中，在目標頻率f0變成例如f0′或f0″的情況下，其作用不會充分顯示出來。
因此，在圖1所示數字PLL電路中，為了縮短達到鎖定狀態之前的時間，必須減少數字計數器3的位數量。
另一方面，在圖1所示的數字PLL電路中，當利用數字計數器3的計數S3控制倍頻器4時，必須相對於所述計數S3的每個位執行頻率相移量的加權，但是，如果相移量很大，信號顫抖失真將變得很大，因此，為了通過輸出數字PLL電路的頻率滿足所需要的精度，需要增加數字計數器3的位數，和儘可能地減少相移的數量。
第二實施例圖4是本發明數字PLL電路第二實施例的電路圖。
如圖所示，本例的數字PLL電路由時鐘控制電路10、相位比較器20、計數器30、數字控制延時線(DCDL)40、可編程掩膜產生電路(PMG)50、或門60、分頻器70和與門80組成。
時鐘控制電路10接受一個頻率fin的外部時鐘信號CLK並產生時鐘信號ck0，ck1，ck1S和ck2。時鐘信號ck0作為復位信號輸出給相位比較器20，計數器30和數字控制延時線40。時鐘信號ck2被作為基準時鐘信號提供給相位比較器20。另外，時鐘信號ck1和ck1S被輸入給數字控制延時線40以控制延時操作。另外，時鐘信號ck被輸出給可編程掩膜產生電路50以控制其操作。時鐘控制電路10據此從計數器30接收鎖定信號Send和根據該信號控制時鐘信號ck1S的產生。
相位比較器20將來自時鐘控制電路10的基準時鐘信號ck2的相位和來自可編程掩膜產生電路50的震蕩信號S50進行比較，根據比較結果產生向上信號Sup或向下信號Sdw，並將上述信號輸出給計數器30。
計數器30根據從相位比較器20接收的向上信號Sup或向下信號Sdw執行向上或向下計數操作，建立M位計數S30，並輸出所述計數給數字控制延時線40。
注意，在當前實施例中，在數字PLL電路達到鎖定狀態之前，計數器30根據來自相位比較器20的向上信號Sup或向下信號Sdw從最高有效位到最低有效位連續確定所述計數。在達到鎖定狀態之後，計數操作停止，並根據所述向上信號Sup和向下信號Sdw連續確定所述計數。
數字控制延時線40從時鐘控制電路10接收時鐘信號ck0、ck1和ck1S，並從計數器30接收m-位計數S30和鎖定信號Send，產生震蕩信號S40，輸出該信號給或門60。
或門60從數字延時控制線40接收震蕩信號S40並從時鐘控制電路10接收時鐘信號ck1S，將上述信號作為震蕩信號S60輸出給分頻器70。
分頻器70將來自或門60的震蕩信號S60的頻率除以2，產生分頻信號dout，並將該信號輸出給與門80。
與門80從計數器30接收鎖定信號Send並從分頻器70接收分頻信號dout，產生這些信號的邏輯與，和將該邏輯與作為數字PLL電路的輸出信號Sout加以輸出。
另外，可編程掩膜產生電路50從時鐘控制電路10接收時鐘信號S1S並從分頻器70接收分頻後的信號dout，響應由外部單元輸入的n-位控制信號SN產生震蕩信號S50，並將該信號作為將被比較的信號輸出給相位比較器20。
下面，參考電路圖和波形圖解釋構成本發明數字PLL電路的時鐘控制電路10、相位比較器20、計數器30、數字控制延時線40和可編程掩膜產生電路50。
圖5的電路圖示出了時鐘控制電路10的結構。
如圖所示，時鐘控制電路10由時鐘產生電路101、RS-觸發器102和與門103和104構成。
時鐘產生電路101接收從一個外部單元輸入的時鐘信號CLK，產生作為基準時鐘的時鐘信號ck2和時鐘信號ck0和ck1。
RS-觸發器102的設置信號輸入端S被連接到與門103的輸出端，復位信號輸入端R被連接到復位信號RST的輸入端。RS觸發器102的反相信號輸入端被連接到與門104的一個輸入端，與門104的另一個輸入端被連接到時鐘信號ck1的輸出端ck1。與門104的輸出端被連接到時鐘信號ck1S的輸出端。
與門103的一個輸入端被連接到時鐘信號Send的輸入端，另一個輸入端被連接到與門104的輸出端，即時鐘信號ck1S的輸出端。
由RS觸發器102、與門103和104構成的電路接收由時鐘產生電路101和圖4所示計數器30產生的時鐘信號Send，並在鎖定信號Send被保持在低電平時與時鐘信號ck1同步地將鎖定信號Send轉換成高電平之後，與時鐘信號ck1同步地產生僅輸出一個脈衝的時鐘信號ck1S。
然後，如圖5所示，RS觸發器102被復位信號RST的下降沿所復位，一個高電平信號被輸出給反相輸出端。由於這個原因，由時鐘產生電路101產生的時鐘信號ck1被作為時鐘信號ck1S經過與門104輸出。此時，鎖定信號Send被保持在一個高電平，因此，RS觸發器102沒有被置位，反相輸出端被保持在一個高電平。
另外，當圖4所示的數字PLL電路達到鎖定狀態時，來自計數器30的鎖定信號Send被從低電平轉換成高電平。響應於這個變化，時鐘信號ck1S被經過與門103輸入給RS觸發器102的設置信號輸入端S，RS觸發器102被置位，一個低電平信號被輸出給反相輸出端。藉助於這個操作，時鐘信號ck1S被保持在一個低電平。即，在來自計數器30的鎖定信號Send被轉換成低電平之後，利用時鐘控制電路10僅將時鐘信號ck1S輸出一次。在此之後，時鐘信號ck1S被保持在低電平。
圖6示出了時鐘產生電路101的結構電路圖。如圖所示，時鐘產生電路101是由沿檢測電路110和127、反相器111、112、115、116和126、與非門113和114、RS觸發器117和118、或非門119、120、123和124以及分頻器125構成。
沿檢測電路110檢測輸入給時鐘信號輸入端ck的時鐘輸入信號的沿，例如是一個上升沿，並向與非門113和114輸出指出這一點的沿檢測信號S110。
時鐘信號輸入端ck經過反相器111連接到分頻器125的輸入端。利用分頻器125將所述頻率除以2所獲得的信號經過反相器126被反相，並被輸出以作為時鐘信號ckm。利用沿檢測電路127檢測在這個沿處的時鐘信號ckm，並作為時鐘信號ck0輸出給輸出端ck0。另外，時鐘信號ckm與來自沿檢測電路110的沿檢測信號S110一起被輸入給與非門114，通過利用反相器112對時鐘信號ckm反相獲得的信號被與沿檢測信號S110一起輸入給與非門113。
與非門113的輸出端被連接到或非門123的一個輸入端，與非門113的輸出端經過反相器115連接到或非門119的一個輸入端上。另外，反相器115的輸出端被連接到RS觸發器117的設置信號輸入端S，RS觸發器117的復位信號輸入端R被連接到復位信號輸入端。
RF觸發器117的反相輸入端被連接到或非門119另一個輸入端。另外，或非門119的輸出端被連接到RS觸發器121的設置信號輸入端S，RS觸發器121的復位信號輸入端被連接到復位信號輸入端。
RS觸發器121的反相輸入端被連接到或非門123的另一個輸入端。或非門123的輸出端被連接到時鐘信號ck2的輸出端ck2。
與非門114的輸出端被連接到或非門124的一個輸入端，與非門114的輸出端經過反相器116連接到或非門120的一個輸入端。另外，反相器116的輸出端被連接到RS觸發器118的設置信號輸入端S，RS觸發器118的復位信號輸入端R被連接到復位信號輸入端。
RS觸發器118的反相輸出端被連接到或非門120的另一個輸入端。另外，或非門120的輸出端被連接到RS觸發器122的設置信號輸入端S，和RS觸發器122的復位信號輸入端R被連接到復位信號輸入端。
RS觸發器122的反相輸出端被連接到或非門124的另一個輸入端。或非門124的輸出端被連接到時鐘信號ck1的輸出端ck1。
圖7A到7H示出了時鐘控制電路10的操作波形圖。下面，參照圖8和9A到9F的電路圖和圖7A到7H的波形圖解釋時鐘控制電路10的操作。一個外部頻率fin的時鐘信號CLK被輸入給時鐘產生電路101的時鐘信號輸入端ck。另外，在時鐘控制電路10開始工作之前，例如是電源電壓Vcc電平的一個高電平復位信號RST被輸入給復位信號輸入端，在開始工作之後，復位信號RST被從高電平轉換成例如是地電位電平的低電平。
沿檢測電路110檢測時鐘信號CLK的上升沿並輸出沿檢測信號S110。另外，時鐘信號CLK被反相器111反相，利用分頻器125將被反相的時鐘信號除以2，並經過反相器126反相，然後作為時鐘信號ckm輸出。利用沿檢測電路127在它的上升沿處檢測時鐘信號ckm，產生如圖7D所示的時鐘信號ck0，並輸出給時鐘信號輸出端ck0。
在復位信號RST被從該電平轉換成低電平之後，RS觸發器117、118、121和122反相輸出端的輸出信號被設置成地電平。響應這些低電平，低電平的信號被輸出給時鐘信號輸出端ck1和ck2。
被時鐘信號ckm的反相信號被與來自沿檢測電路110的沿檢測信號S110一起輸入給與非門113。響應這些信號，產生如圖7E所示的時鐘信號ck1並將其輸出給輸出端ck1。
時鐘信號ckm與來自沿檢測電路110的沿檢測信號S110一起被輸入給與非門114。響應這些信號，產生如圖7G所示的時鐘信號ck2並將其輸出給輸出端ck2。
在數字PLL電路達到鎖定狀態之前與時鐘信號ck1同步地產生時鐘信號ck1S。在達到鎖定狀態之後，時鐘信號ck1S僅被輸出一次，然後保持在低電平狀態。
圖8示出了相位比較器20的結構。如圖所示，相位比較器20是由相位比較電路21、延時電路22和23以及RS觸發器24和25構成的。
由時鐘控制電路10產生的時鐘信號ck2被輸入給相位比較電路21作為基準信號Sref，來自可編程掩膜產生電路50的震蕩信號S50被作為比較目標信號Svar輸入。根據輸入信號的相位差產生向上信號Su和向下信號Sd。並分別輸出給輸出端「up」和「down」。
向上信號Su的輸出端「up」被連接到RS觸發器24的設置信號輸入端S，並經過延時電路22連接到RS觸發器24的復位信號輸入端R。
向下信號Sd的輸出端「down」被連接到RS觸發器25的設置信號輸入端S，並經過延時電路23連接到RS觸發器25的復位信號輸入端R。
圖9A到9F的波形圖示出了相位比較器20的操作。如圖所示，在輸入給相位比較器20的基準信號Sref的相位落後於比較目標信號Svar的相位的情況下，利用相位比較電路21輸出與相位差值相符的向上信號Su。利用由延時電路22和RS觸發器24構成的一個電路擴展向上信號Su的脈寬，並作為向上信號Sup加以輸出。
另一方面，在基準信號Sref的相位超前於比較目標信號Svar的情況下，利用相位比較電路21輸出與相位差一致的向下信號Sd。利用由延時電路23和RS觸發器25構成的一個電路擴展向下信號Sd的脈寬並輸出向下信號Sdw。
藉此，當基準信號Sref和比較目標信號Svar之間的相位差很小時，向上信號Su或向下信號Sd的脈寬變得很窄，當利用由延時電路22和23以及RS觸發器24和25構成的一個脈寬擴展電路對不足以驅動計數器30的脈寬進行擴展時，可以改進向上信號Sup和向下信號Sdw的驅動能力，從而可以避免計數器30的誤動作。
圖10示出了計數器30的結構。如圖所示，計數器30是由寄存器301、可逆計數器302、RS觸發器303，304，......，309、D觸發器310，311，....，314，320，321，....，324、選擇器315，316，....319、延時電路325和沿檢測電路326構成的。寄存器301的復位信號輸入端rm-1，rm-2，....r1和r0被連接到RS觸發器303的輸出端。RS觸發器303的設置信號輸入端S被連接到向下信號Sdw的輸入端，復位信號輸入端R被連接到時鐘信號ck0的輸入端。
寄存器301的輸出信號端Om-1，Om-2，....，O1和O0被分別連接到RS觸發器310，311，....，313和314的輸入端，設置信號輸出端Sm-1，Sm-2，....，S1和S0被分別連接到RS觸發器304，305，....，307和308的設置信號輸入端S。RS觸發器304，305，...，307和308的復位信號輸入端被分別連接到系統復位信號RST的輸入端。
寄存器301的時鐘信號輸入端ck被連接到時鐘信號ck0的輸入端，鎖定信號Send的輸出端被連接到RS觸發器309的設置信號輸入端S。
可逆計數器302的輸出端Om-1，Om-2，....，O1和O0被分別連接到選擇器315，316，....，318和319的輸入端1，D觸發器310，311，....，313和314的輸出端被分別連接到選擇器315，316，....，318和319的輸入端。選擇器315，316，....。318和319的輸出端被分別連接到計數器30的輸出端Om-1，Om-2，....，O1和O0，還被連接到D觸發器320，321，....，323和324的輸入端。選擇器315，316，....318和319的時鐘信號端ck被分別連接到延時電路327的輸出端。
D觸發器320，321，....，323和324被連接到沿檢測電路326的輸出端，這些輸出端被分別連接到可逆計數器302的設置信號輸入端Sm-1，Sm-2，....，S1和S0。
圖11A到11M是計數器30的操作波形圖。下面，參考圖10的電路圖和圖11A到11M來解釋計數器30的操作。由時鐘控制電路10產生的時鐘信號ck0被輸入給寄存器301，寄存器301的初始值根據時鐘信號ck0設定。
如圖11A到11M所示，利用系統復位信號RST在復位狀態下開始所有電路的工作。指出數字PLL電路是否處於鎖定狀態的鎖定信號Send被設置成例如地電平的低電平。為此，利用選擇器315，316，....，318和319選擇輸入給選擇器輸入端0的信號，即，經過D觸發器310，311，....，313和314輸入給寄存器301輸出端Om-1，Om-2，....，O1和O0的信號，並輸出給計數器30的輸出端Om-1，Om-2，....O1和O0。
如圖11A到11M所示，首先，利用時鐘信號ck0的脈衝1將寄存器301最高有效位的輸出端Om-2設置成例如表示二進位「1」(以下簡稱之為「1」)的高電平。輸出端Om-1的設置電平被經過D觸發器310輸入給選擇器315，此時，寄存器301的鎖定信號Send被保持在低電平，因此，延時電路325輸出一個低電平的選擇控制信號S325。響應這個信號，利用選擇器315、316、....、318和319選擇輸入端0側的輸入信號。
由於這個原因，寄存器301的最高有效位的輸出信號，即，表示二進位「1」的高電平信號被輸出給計數器30最高有效位的輸出端Om-1。此時，「0」被輸出給寄存器30所有其它m-1個輸出端Om-2、....、O1和O0。
m位輸出信號S30被從計數器30輸出給數字控制延時線40，根據該信號設定數字控制延時線40的延時。即，利用計數器30的輸出設置由數字控制延時線40產生的震蕩信號S40的頻率。利用分頻器70將震蕩信號S40的頻率一分為二，並利用可編程掩膜產生電路50選擇震蕩信號S50和輸入給相位比較器20。在相位比較器20中，來自時鐘控制電路10的基準時鐘信號ck2的相位和來自可編程掩膜產生電路50的震蕩信號S50的相位被進行比較，並根據比較結果產生向上信號Sup和向下信號Sdw，然後輸入給計數器30。
這裡，例如假設，圖11G所示的向下信號Sdw的脈衝1作為相位比較器20的比較結果而被輸出。RS觸發器303的輸出被根據向下信號Sdw的脈衝1設置成高電平，並輸出給m-1位復位信號輸入端rm-1以作為寄存器301的最高有效位。響應這個信號，寄存器301的最高有效位輸出端Om-1被復位到零。
在計數器30中，利用時鐘信號ck0的脈衝2將寄存器301的m-2位輸出端Om-2置成「1」。響應這個置位，數字控制延時線40產生震蕩信號S40，並經過或門60和分頻器70輸入給可編程掩膜產生電路50，並被可編程掩膜產生電路50選擇為震蕩信號S50輸入給相位比較器20。在相位比較器20中，該信號的相位與由控制電路10產生的基準時鐘信號ck2的相位進行比較，根據比較結果輸出向上信號Sup或向下信號Sdw。在計數器30中，根據來自相位比較器20的向上信號Sup或向下信號Sdw設置寄存器301的m-2位。
重複類似的操作，直到寄存器301的0位和由寄存器301的輸出端Om-1、Om-2、....、O1和O0輸出的所有m位信號被設置為止。如圖11A到11M所示，最後，利用計數器30將m位計數「010...10」輸出給輸出端Om-1、Om-2、....、O1和O0。
在設置了計數器30的所有m個位以後，即，當數字PLL電路變成鎖定狀態時，寄存器301輸出鎖定信號Send。沿檢測電路326響應這個信號檢測鎖定信號Send的上升沿，該沿檢測信號被輸入給D觸發器320、321、...、323和324的時鐘輸入端，計數器30輸出端Om-1、Om-2、....、O1和O0的輸出信號被分別經過D觸發器320、321、...、323和324輸入給可逆計數器302的設置信號輸入端，並予置可逆計數器3 02的初始值。
另外，在鎖定信號Send被延時電路325延時之後，它被輸入給選擇器315、316、...、318和319的時鐘輸入端ck，由選擇器315、316、...、318和319輸入給輸入端1的信號，即，可逆計數器302的計數是根據它進行選擇的，並輸出給計數器30的輸出端Om-1、Om-2、...、O1和O0。
注意，延時電路325的延遲時間被設置的大於輸入給可逆計數器301設置信號輸入端的信號被輸出給輸出端之前所需要的時間。
在可逆計數器302的初始值被設定之後，根據來自相位比較器20的向上信號Sup或向下信號Sdw執行計數操作，並建立計數。這個計數被輸出給輸出端Om-1、Om-2、...、O1和O0以作為計數器30的輸出信號。
根據輸入給相位比較器20的基準時鐘信號ck2的頻率或相位變化輸出向上信號Sup或向下信號Sdw。根據這些信號設置可逆計數器302的計數。藉助於此，通過數字控制延時線40產生跟蹤時鐘信號ck2、即跟蹤輸入給時鐘控制電路10的時鐘信號CLK的震蕩信號S40。
利用這種方式，通過利用數字PLL電路在鎖定之前和鎖定之後轉換計數器30的操作，所述數字PLL電路達到鎖定狀態之前所需要的時間可以被極大地縮短。例如，當假設計數器30的位數為m時，在傳統類型的數字PLL電路中，在達到鎖定狀態之前所需要的最大值為2m個時鐘，相反，在本發明的數字PLL電路中，2(m+1)個時鐘就足夠了。這是因為如果m＝10，根據210＝1024，2(m+1)變得等於22，時間被縮短了將近1/47。在數字PLL電路變成鎖定狀態之後，可以利用可逆計數器302跟蹤各種操作條件的變化。
圖12的電路圖示出了數字控制延時線40的一個例子40a。
如圖12所示，當前例子的數字控制延時線40a由選擇器401、402、...、404、405和418、緩衝器406、407、...、409和410以及m位鎖存電路420組成。
如圖所示，數字控制延時線40由m級延時電路構成。每級延時電路由一個選擇器和一個緩衝器形成。
數字控制延時線40的輸入端「in」被連接到構成m-1級的選擇器401的輸入端0上，或經過緩衝器406連接到選擇器401的輸入端1上。選擇器401的選擇控制信號輸入端ck被連接到鎖存電路的m-1位輸出端上。
數字控制延時線40之後每級的構成類似於上述m-1級。前級選擇器的輸出端被經過後級緩衝器連接到後級選擇器的輸入端上。
注意，0級選擇器405的輸出端被連接到數字控制延時線40的輸出端「out」上。
另外，當假設構成0級的緩衝器410的延遲時間是ta時，構成第i級(0S1＜m)緩衝器的延遲時間被設置成21ta。例如，緩衝器406的延遲時間被設置成2m-1ta，和緩衝器407的延遲時間被設置成2m-2ta。
每級選擇器401、402、...、404和405的選擇控制信號的輸入端ck分別被連接到鎖存電路420輸出端的m位上。鎖存電路420輸出端的m位分別被連接到計數器30輸出端Om-1、Om-2、...、O1和O0的m位上。
鎖存電路420的時鐘信號輸入端ck被連接到選擇器418的輸出端上。時鐘信號ck0被輸入給選擇器418的輸入端0上，時鐘信號ck1被連接到選擇器418的輸入端1上。來自計數器30的鎖定信號Send被輸入給選擇器418的選擇控制信號輸入端ck上。在數字PLL電路達到鎖定狀態之前，計數器30輸出低電平的鎖定信號Send。響應這個低電平鎖定信號，選擇器418選擇時鐘信號ck0並將所選擇的時鐘ck0提供給鎖存電路420。在數字PLL電路達到鎖定狀態之後，計數器30將輸出鎖定信號Send轉換成高電平。選擇器418響應這個轉換選擇時鐘信號ck1，並將該時鐘信號ck1提供給鎖存電路420。
在這種構成中，鎖存電路420保持來自計數器30的m位計數，並輸出給選擇器401、402、...、404和405。選擇器401、402、...、404和405根據計數S30每位的值選擇輸入信號，並將相同的輸入信號輸出給下一級。例如，當計數S30的m-1位已經變成「1」時，輸入給輸入端1的信號，即，經過緩衝器406延時的信號被選擇器401選擇，並輸出給下一級m-2級。在m-2級中，例如，當輸入給選擇器402的選擇控制信號變成「0」時，輸入給輸入端0的信號被通過選擇器402輸出給下一級。即，前級的輸出信號不經過緩衝器407輸出給下一級。
如上所述，在數字控制延時線40的每一級中，在每一延時級中緩衝器的使用狀態是根據來自鎖存電路420的計數器30的每一位的值確定的，來自輸入端「in」的信號輸入被輸出給輸出端「out」前的延遲時間被設定。由於這個原因，由數字控制延時線40產生的延遲時間是根據來自計數器30的計數S30確定的，而震蕩信號頻率的相位是根據它由計數S30設定的。
圖13的電路圖是數字控制延時線40的另一個例子。
在這個例子的數字控制延時線40b中，每一級都是由一個與門、一個緩衝器和一個選擇器構成的。在m-1級中，與門411的一個輸入端被連接到鎖存電路420的輸出端上，其它輸入端被連接到輸入端「in」上。與門411的輸出端經過緩衝器406被連接到選擇器401的輸入端上。選擇器401的輸入端1被連接到輸入端「in」上。選擇器401的選擇控制信號輸入端ck被連接到鎖存電路420的輸出端上。
數字控制延時線40每一級m-2、m-3、...、1的構成類似於m-1級，前級選擇器的輸出端被連接到下一級選擇器的輸入端0上，並被連接到下一級與門的一個輸入端上。與鎖存電路420的位S00對應的最後一級，即0級是由與門415和選擇器405構成的。
注意，在當前例的數字PLL電路中，構成每一級的與門延遲時間被設置成td，和構成第I級的緩衝器的延遲時間被設置成2itd。
在以這種方式構成的電路中，當例如鎖存電路420的m-1位被設置為「1」時，選擇器401選擇輸入端1的輸入信號，並輸出給下一級m-2級，在這種情況下，輸入給輸入端「in」的輸入信號被與門411和緩衝器406延時，並經過選擇器401輸出給下一級。
再有，當鎖存電路420的m-2位被設置成「0」時，與門412的輸出信號被保持在例如是地電平的低電平，緩衝器407不工作以避免造成無用功耗。此時，前級的輸出信號被輸入給所述選擇器的輸入端0，並經過所述選擇器輸出給下一級。
如上所述，在當前電路的這個例子中，如果構成每一級的與門和緩衝器的延遲時間的一級值被設置的彼此相等，可以避免不必要的電路操作。數字控制延時線40的延遲時間是根據有鎖存電路420保持的計數S30確定的，震蕩信號的頻率是根據這一點控制的。
圖14的電路圖示出了可編程掩膜產生電路50的結構。
如圖所示，當前例的可編程掩膜產生電路50是由減法器501、異或非門502、503、....505和506、與門507、RD觸發器508、與門509、上計數器510、或門511、或非門512、與門513和沿檢測電路514以及RS觸發器515和516構成的。
減法器501具有n位輸入端。一個n位控制信號被從外部單元輸入給它。減法器501的n位輸出端被分別連接到異或非門502、503、...、505和506的輸入端中的一個輸入端。異或非門502、503、...、505和506的其它輸入端被連接到計數器510的n位輸出端上。
異或非門502、503、...、505和506的輸出端別連接到與門507的輸入端上，與門507的輸出端被連接到RS觸發器的設置信號輸入端S上，所述RS觸發器的復位信號輸入端R被連接到與門509的輸出端上，該與門的輸入端被分別連接到RS觸發器的輸出端和沿檢測電路514的輸出端上。
上計數器510的時鐘輸入端「in」被連接到沿檢測電路514的輸出端上，復位信號輸入端「reset」被連接到或門511的輸出端上。或門511的輸入端被分別連接到與門509的輸出端和復位信號輸入端rst上。
或非門512的一個輸入端被連接到時鐘輸入端ckin上，其它的輸入端被連接到RS觸發器515的反相輸出端上。或非門512的輸出端RS被連接到觸發器516的設置信號輸入端S上，RS觸發器516的輸出端被連接到與門513的一個輸入端上，與門513的其它輸入端被連接到時鐘輸入端ckin上。與門513的輸出端被連接到沿檢測電路514的輸入端上。RS觸發器515和516的復位信號輸入端R被連接到復位信號輸入端rst上。
通過從輸入給減法器510的n位控制信號SN中減1的操作獲得的值被輸出。另外，根據輸入給時鐘輸入端ckin的時鐘的第二脈衝執行計數，該計數與從減法器501輸出的n位輸出相比較，當比較結果相符合時，掩膜信號Smk被輸出給RS觸發器508的輸出端。上計數器510被掩膜信號Smk的脈衝復位，RS觸發器被復位，掩膜信號Smk被保持在低電平。
圖15A到15D示出了可編程掩膜產生電路50的操作波形圖，其中，在減法器501中設置的值為「4」。
如圖所示，當上計數器510從輸入給時鐘輸入端ckin的時鐘的第二脈衝開始計數和第三脈衝被計數時，掩膜信號Smk被設置成高電平，利用該高電平，時鐘的第四脈衝被輸出給可編程掩膜產生電路50的輸出端「out」。
輸出給可編程掩膜產生電路50輸出端out的信號被輸入給相位比較器20以作為震蕩信號，相位比較器20執行與基準時鐘信號ck2的相位比較。然後，根據比較結果產生向上Sup或向下信號Sdw，並輸出給計數器30。
圖4所示的數字PLL電路是由上述電路構成的，圖16和圖17示出了在當前例數字PLL電路啟動時操作的波形圖。
圖16和圖17示出了啟動時的不同狀態。下面，參照這些附圖解釋當前實施例PLL數字電路的啟動操作。
如上所述，在計數器30開始工作之後數字PLL電路達到鎖定狀態之前，在來自相位比較器20的向上信號Sup和向下信號Sdw的基礎上的m位計數中，每一位的值是根據最高有效位，即朝向最低有效位的m-1位確定的，這是一個0位。然後，在數字PLL電路達到鎖定狀態之後，可逆計數器302根據來自相位比較器20的向上信號Sup和向下信號Sdw跟蹤基準時鐘ck2的變化。
如圖16所示，首先，計數器30的最高有效位，即m-1位被設置成「1」，由數字控制延遲線40響應這個設置產生的時鐘頻率是fm-1，周期是1/fm-1。這裡，數字PLL電路的目標頻率是輸入給相位比較器20的基準時鐘信號ck2的頻率f0。
在相位比較器20中，基準時鐘信號ck2的相位與來自可編程掩膜產生電路50的震蕩信號S50的相位相比較，並且必須根據比較的結果增加所述周期。從相位比較器20向計數器30輸出向上信號Sup。藉助於此，m-2位被設置成「1」，同時，m-1位被設置成「1」。此時數字控制延遲線40的輸出信號頻率是fm-2，周期是1/fm-2。
在相位比較器20中，基準時鐘信號ck2的相位與來自可編程掩膜產生電路50的震蕩信號的相位相比較。必須根據比較結果減少所述周期，從而從相位比較器20向計數器30輸出向下信號Sdw，藉助於此，在計數器30中，m-2位被設置成「0」，m-3位被設置成「1」。
重複執行上述操作，直到計數器30的0位為止。最後，來自可編程掩膜產生電路50的震蕩信號S50的頻率與基準時鐘信號ck2的頻率相符，數字PLL電路變成被鎖定。作為對此的響應，計數器30產生鎖定信號Send。此後，計數器30中的可逆計數器302根據來自相位比較器20的向上信號Sup和向下信號Sdw跟蹤基準時鐘信號ck2的變化。
圖17的波形圖示出了數字PLL電路啟動時操作的另一個例子。在這個例子中，計數器30的最高有效位、即m-1位被設置成「1」，由可編程掩膜產生電路50產生的震蕩信號S50的頻率變成1/fm-1。此時，必須將頻率減少成相位比較器20的相位比較結果，據此，計數器30的m-1位被設置成「0」，m-2位被設置成「1」。在這個狀態下，比較器20將基準時鐘信號ck2的相位和來自可編程掩膜產生電路50的震蕩信號S50的相位進行比較，和計數器30根據比較結果確定m-2位。因此，這個操作被朝著0位執行，直到達到目標頻率f0為止。當達到目標頻率f0時，即，當數字PLL電路達到鎖定狀態時，計數器30產生鎖定信號Send。此後，計數器30的可逆計數器302根據來自比較器20的向上信號Sup和向下信號Sdw跟隨基準時鐘信號ck2變化。
利用如上所述的數字PLL電路，通過將計數器30和數字控制延時線40的位數m設置得很大，可以改善數字PLL電路輸出頻率的精度。因此，可以同時並容易地實現過去認為彼此是相互矛盾的目標既縮短數字PLL電路的查詢時間又改善輸出頻率精度的目的。
如上所解釋的，根據本實施例，時鐘控制電路10響應時鐘信號CLK產生時鐘信號ck2，相位比較器20以時鐘信號ck2作為基準時鐘執行與來自可編程掩膜產生電路50的震蕩信號S50的相位比較，根據比較結果產生向上信號Sup和向下信號Sdw，並將這些信號輸出給計數器30。計數器30根據來自相位比較器20的控制信號，從最高有效位到最低有效位連續確定所述位的值，設置m位計數，將該計數輸出給數字控制延時線40，控制震蕩信號S40的頻率，利用可編程掩膜產生電路50根據震蕩信號S40產生頻率倍增信號S50，輸出該信號給相位比較器20，在達到鎖定狀態之後根據來自比較器20的控制信號跟隨基準時鐘信號ck2的變化。因此，可以同時和容易地實現諸如既縮短查詢時間又改善頻率精度的所謂相互矛盾的目標。
第三實施例圖18的電路圖示出了根據本發明數字PLL電路的第三實施例。
如圖所示，本實施例的數字PLL電路是由時鐘發生器101、相位比較器20、計數器30、數字控制延時線40′、可編程掩膜產生電路50、RS觸發器12和18、與門13，14，15，19和80、或門17和60、分頻器70和90構成的。
注意，數字控制延時線40′是由圖12或圖13所示數字控制延時線40a或40b構成的。
時鐘產生電路101的時鐘輸入端被連接到時鐘信號CLK的輸入端，復位信號輸入端reset被連接到復位信號RST的輸入端。時鐘信號ck0的輸出端被連接到相位比較器20、計數器30和數字控制延時線40′，時鐘信號ck1的輸出端被連接到與門14和數字控制延時線40′的輸入端。時鐘信號ck2的輸出端被連接到與門15和相位比較器20。
相位比較器20的向上信號Sup和向下信號Sdw的輸出端「out」被連接到或門60的一個輸入端，其它輸入端被連接到與門14的輸出端。或門60的輸出端被連接到分頻器70的輸入端，分頻器70的輸出端被連接到與門80的輸入端，其它輸入端被連接到計數器30鎖定信號Send的輸出端上。與門80的輸出端被連接到數字PLL電路的時鐘信號輸出端上。
分頻器70的輸出端被連接到可編程掩膜產生電路50的時鐘輸入端ckin上，可編程掩膜產生電路50的復位信號輸入端「reset」被連接到與門14的輸出端上。可編程掩膜產生電路5 0的時鐘輸出端「out」被連接到分頻器90的輸入端上，分頻器90的復位信號輸入端被連接到與門14的輸出端上。另外，分頻器90的時鐘輸出端被連接到相位比較器20上。
分頻器90將來自可編程掩膜產生電路50的頻率一分為二，並將分頻後的信號S90輸出給相位比較器20以作為比較目標信號Svar。
再有，分頻器90接收時鐘信號ck1S並被這個信號復位。
圖19A到19K和圖20A到20K示出了圖18所示數字PLL電路操作的波形圖。下面，參看圖18、圖19A到19K和圖20A到20K來解釋當前電路例的操作。
注意，圖19A到19K示出了在數字PLL電路被鎖定之前的操作，圖20A到20K示出了在該電路被鎖定之後的操作。
這裡，利用控制信號SN將可編程掩膜產生電路50設置成n＝4，即，根據輸入給時鐘輸入端ckin的信號執行1/4的分頻，並將分頻之後的信號輸出給分頻器90。
如圖19A到19K所示，在復位信號RST從高電平轉換成低電平之後，數字PLL開始工作。利用時鐘產生電路101，在時鐘信號CLK脈衝1的下降沿處產生時鐘信號ck0的脈衝1，在時鐘信號CLK脈衝2的上升沿處產生時鐘信號ck1的脈衝1，和在時鐘信號CLK脈衝3的上升沿處產生時鐘信號ck2的脈衝1。
另外，如圖19A到19K所示，在數字PLL電路達到鎖定狀態之前，利用由與門13和14以及RS觸發器12構成的電路在類似於時鐘信號ck1的定時處產生時鐘信號ck1S。
利用時鐘信號ck1S，可編程掩膜產生電路50和分頻器90被復位。
另外，時鐘信號ck1S被經過或門16輸入給RS觸發器18的設置信號輸入端S。並根據這個信號設置RS觸發器。為此，數字控制延時線40′的輸出信號S40被經過與門19和或門17反饋給數字控制延時線40′輸入一側，並產生震蕩信號S40。
另一方面，RS觸發器18被復位信號RST或基準時鐘信號ck2復位。當RS觸發器18被復位時，與門19的輸出被保持在低電平，數字控制延時線40′的操作停止。
在這種方式下，利用所述復位信號使所述操作從RS觸發器18和數字控制延時線40′的初始狀態開始。利用第一時鐘信號ck1S設置RS觸發器18，並形成數字控制延時線40′的反饋迴路。另外，時鐘信號ck1S被經過或門17輸入給數字控制延時線40′的輸入端，數字控制延時線40′利用該信號開始震蕩操作。
然後，RS觸發器18被時鐘信號ck2復位，數字控制延時線40′的震蕩操作停止。
利用這種方式，在數字PLL電路達到鎖定狀態之前，通過間歇操作在數字控制延時線40′中產生震蕩信號S40，並且，僅在從時鐘信號ck1S到時鐘信號ck2的這段時間期間內輸出震蕩信號S50。
震蕩信號S50經過或門60輸入給分頻器70，產生分頻後的信號dout，並輸出給可編程掩膜產生電路50。在可編程掩膜產生電路50中，在由控制信號SN所設置值的基礎上，產生掩膜信號Smk，從分頻後的信號dout中選擇預定脈衝並輸出給分頻器90。
分頻器90被時鐘信號ck1S復位並被置於初始狀態，因此，來自可編程掩膜產生電路50的脈衝被作為比較目標信號Svar輸出給相位比較器20。
利用相位比較器20，使用作為基準時鐘信號的來自時鐘產生電路101的時鐘信號ck2執行於來自分頻器90的震蕩信號S90的相位的相位比較。根據比較結果產生向上信號Sup和向下信號Sdw並輸出給計數器30。
在計數器30中，根據來自相位比較器20的向上信號Sup和向下信號dw，從最高有效位到最低有效位連續確定所述值，並向數字控制延時線40′輸出m位計數S30。
數字控制延時線40′的延遲時間是根據計數S30控制的。另外，數字控制延時線40′的輸出端「out」被經過與門19和或門17連接到輸入端「in」並形成一個迴路。因此，可以根據延遲時間控制數字控制延時線40′的頻率。
由數字控制延時線40′產生的震蕩信號S40被經過或門60輸出給分頻器70，利用分頻器70二分頻獲得的震蕩信號dout被輸出給與門80和可編程掩膜產生電路50。
來自計數器30的鎖定信號Send被輸入給與門80的其它輸入端，當數字PLL電路達到鎖定狀態時，在鎖定信號Send從低電平轉換到高電平之後，震蕩信號dout被輸出給與門80的輸出端。
來自分頻器70的震蕩信號dout被輸出給可編程掩膜產生電路50。在可編程掩膜產生電路50中，根據由輸入控制信號SN所設置的值，在一個預定的間隔處從震蕩信號dout中選擇所述脈衝。
例如，當利用控制信號SN設置所述值n＝4時，如圖19A到19K所示，利用可編程掩膜產生電路50從震蕩信號dout中選擇第四時鐘，並輸出給分頻器90。
利用分頻器90，來自可編程掩膜產生電路50的時鐘被一分為二，並輸出給相位比較器20作為震蕩信號Svar。
在相位比較器20中，來自時鐘產生電路101的基準時鐘信號ck2的相位與來自分頻器90的震蕩信號S90的相位相比較，根據比較結果產生向上信號Sup和向下信號Sdw，並輸出給計數器30。
例如，在比較結果是震蕩信號S90的周期較長的情況下，輸出向下信號Sdw，而在相反情況下，輸出向上信號Sup。
計數器30根據來自比較器20的向上信號Sup和向下信號Sdw，從最高有效位到最低有效位連續地設置m位計數S30的值，並由數字控制延時線40′根據這些設置值控制所產生震蕩信號S40的頻率。
當由分頻器90產生的震蕩信號S90與基準時鐘信號ck2的頻率相符或非常接近於這個頻率時，它判斷數字PLL電路達到了鎖定狀態，並利用計數器30產生鎖定信號Send。響應這個信號，與門80輸出震蕩信號dout。
注意，在數字PLL電路達到鎖定狀態之後，震蕩信號dout的頻率f0變成由輸入給可編程掩膜產生電路50設置的一個值的頻率，並通過相對於輸入給時鐘產生電路101的時鐘信號CLK的倍頻獲得。在當前例的情況下，在可編程掩膜產生電路50中，所述值被控制信號SN設置為4，因此，由數字PLL電路產生的震蕩信號dout的頻率f0變成時鐘信號CLK的頻率fin的四倍。
在數字PLL電路達到鎖定狀態之後，來自計數器30的鎖定信號send被轉換成高電平。響應這個轉換，時鐘信號ck1S的脈衝僅被輸出一次，然後被保持在低電平。另外，與門15的輸出端被保持在低電平，和除了復位信號RST的電平變化以外，RS觸發器18在沒有被復位的情況下，其輸出端被保持在高電平。由於這個原因，數字控制延時線40′的反饋迴路被保持，並利用數字控制延時線40′執行連續的震蕩。
另外，時鐘信號ck1S被保持在低電平，所以，分頻器90在沒有被復位的情況下執行1/2分頻操作，因此，以相對於來自可編程掩膜產生電路50的震蕩脈衝二中取一的速率產生震蕩信號S90並向相位比較器20輸出以作為比較目標信號Svar。
另外，鎖定信號Send被保持在高電平，因此，來自分頻器70的震蕩信號dout被經過與門80作為信號Sout輸出。
在當前的實施例中，在數字PLL電路達到鎖定狀態之後，利用分頻器90對可編程掩膜產生電路50的輸出信號進行分頻，相對於外部時鐘信號CLK二中取一地執行比較器20中的比較操作。第四實施例圖21的電路圖示出了根據本發明數字PLL電路的第四實施例。
如圖所示，在本實施例的數字PLL電路中，提供了兩個數字控制延時線40c和40d的延時電路，或門60a是由3輸入端或門構成的。
數字控制延時線40c的輸出端out被連接到數字控制延時線40d的輸入端和或門60a的一個輸入端，數字控制延時線40d的輸出端out別連接到與門19的一個輸入端。當前實施例數字PLL電路的其它部分與圖18所示數字PLL電路的第三實施例類似。下面，將只解釋不同的部分。
在當前的實施例中，通過提供兩個數字延時線40c和49d使每個延時電路工作於頻率f0。注意，這裡，f0是分頻器70的輸出信號，即，震蕩信號dout的頻率。
與圖18所示第三實施例中數字控制延時線40的工作頻率是2f0相反，當前例中數字控制延時線40c和40d的工作頻率大約是f0的一半，因此，相對於較高輸出頻率的內部電路操作變得可能。
第五實施例圖22的電路示出了根據本發明數字PLL電路的第五實施例。
在圖22中，數字PLL電路類似於圖4所示的第二實施例。利用選擇器SEL1選擇從一個外部單元輸入的時鐘信號CLK和將這個時鐘信號CLK的頻率除以M所獲得的信號，並輸出給數字PLL電路DPLL的時鐘輸入端。
選擇器SEL1是由來自計數器30的鎖定信號Send控制的。當鎖定信號Send處於低電平時，選擇時鐘信號CLK並輸出給數字PLL電路DPLL，和當鎖定信號Send處於高電平時，選擇利用分頻器FDV1將其頻率除以M所獲得的時鐘信號CLK的分頻後信號，並輸出給數字PLL電路DPLL。
可編程掩膜產生電路50的操作是由來自選擇器SEL2的n位控制信號控制的。控制信號SM被輸入給選擇器SEL2的一個輸入端，控制信號SN被輸入給其它的輸入端。利用控制信號SM設置n位值N×M，利用控制信號SN設置n位值N。
與選擇器SEL1類似，選擇器SEL2是由來自計數器30的鎖定信號Send控制的。當鎖定信號Send處於低電平時，選擇控制信號SN，並將值N輸出給可編程掩膜產生電路50，和當鎖定信號Send處於高電平時，選擇控制信號SM並將值N×M輸入給可編程掩膜產生電路50。
在數字PLL電路DPLL達到鎖定狀態之前，計數器30輸出低電平的鎖定信號Send。響應這個輸出，選擇器SEL1選擇時鐘信號CLK並輸入給數字PLL電路DPLL。選擇器SEL2選擇控制信號SN，和在可編程掩膜產生電路50中設置值N。
在這種情況下，在數字PLL電路中，使用作為目標頻率的時鐘信號CLK的頻率fin在計數器30中從最高有效位到最低有效位連續地設置所述值。當它達到鎖定狀態時，從數字PLL電路DPLL輸出的信號Sout的頻率變成fin×N。
當數字PLL電路達到鎖定狀態時，計數器30將鎖定信號Send從低電平傳喚成高電平。選擇器SEL1響應這個轉換選擇通過將時鐘信號CLK的頻率除以M獲得的分頻後的信號並輸入給數字PLL電路DPLL。另外，選擇器SEL2選擇控制信號SM，並在可編程掩膜產生電路50中設置值M×N。利用這種方式，在數字PLL電路達到鎖定狀態之後，時鐘信號CLK除以M所獲得的信號根據鎖定信號Send的電平輸入給數字PLL電路DPLL。並在時鐘信號CLK的2×M周期內執行一次相位比較器20中的比較操作。通過減少比較操作，可以減少數字PLL電路DPLL的功耗。
第六實施例圖23示出了根據本發明數字PLL電路第六實施例的電路圖。
在圖23中，在數字PLL電路中，與圖4所示第二實施例相比較，新提供了一個最高有效位確定計數器31和一個同步判斷電路32。
最高有效位確定計數器31在數字PLL電路開始工作之前預先設置最佳最高有效位。在開始工作之後，來自最高有效位確定計數器31的信號S31確定計數器30a的最高有效位，從最高有效位到最低有效位連續確定所述值，因此能夠縮短數字PLL電路的查詢時間。
例如，最高有效位確定計數器31被提供有一個震蕩器，用於產生具有高於從被引入外部單元或外部設備輸入的時鐘信號CLK頻率的頻率的一個信號。最高有效位確定計數器31使用作為標準的來自該震蕩器的震蕩信號對基準時鐘信號計數器執行計數達所述周期，並根據所述計數和數字控制延時線40輸出信號頻率之間的關係由所述選擇器確定最佳最高有效位。
廷布判斷電路32從相位比較器20接收向上信號Sup和向下信號Sdw，並從時鐘控制電路10接收時鐘信號ck0，和判斷數字PLL電路的同步狀態。例如，當利用相位比較器20產生向上信號Sup或向下信號Sdw中的一個時，它判斷數字PLL電路處於同步狀態，即，處於鎖定狀態，產生同步信號Ssync並輸出給計數器30和或門33。
計數器30從由最高有效位確定計數器31確定的最高有效位到最低有效位連續設置剩餘位。當在這個操作中間接收來自同步判斷電路32的同步信號Ssync時，它判斷數字PLL電路達到鎖定狀態，產生鎖定信號Send，此後，停止所述位的設置。藉助於此，進一步縮短查詢時間。
當通過或門33從計數器30接收鎖定信號Send或從同步判斷電路32接收同步信號Ssync時，控制信號Srun被輸出給與門80，響應這個信號，來自分頻器70的分頻後信號被作為輸出信號Sout輸出。
圖24A到24N示出了當前例數字PLL電路的操作波形。下面，參照這些波形圖解釋當前例數字PLL電路的操作。
如所示，在復位信號RST被轉換成低電平之後，數字PLL電路開始工作。首先，響應控制信號「setbit」，利用最高有效位確定計數器31確定計數器30的最高有效位。這裡，例如，m-1位被確定為最高有效位。
在最高有效位被確定之後的操作類似於第二實施例的操作。從被確定的最高有效位到最低有效位連續設置所述值。然後，在設置位的中間，例如，在圖2 4所示時鐘信號ck0的脈衝m中，它判斷數字PLL電路已經通過同步判斷電路32達到了鎖定狀態，和輸出一個鎖定信號Ssync。響應這個信號，由或門33輸出的控制信號Srun被從低電平轉換成高電平，並且，計數器30處的位設置操作停止，利用可逆計數器根據來自相位比較器20的向上信號Sup和向下信號Sdw設置計數S30，跟蹤時鐘信號CLK的變化。即，計數器30的操作被轉換成鎖定之後的狀態。
根據目前的實施例，通過在數字PLL電路這個新提供最高有效位確定計數器31和同步判斷電路32，在數字PLL數字電路開始工作之後可以將最高有效位裝載到計數器30之中，並且，可以朝著最低有效位方向連續設置所述計數。當在中間達到鎖定狀態之後，同步判斷電路32輸出同步信號Ssync，計數器30的位設置操作停止，可逆計數器根據此後來自相位比較器20的向上信號Sup和向下信號Sdw跟蹤時鐘信號CLK的變化。因此，該數字PLL電路可以縮短查詢時間。
在為了說明結合具體實施例對本發明進行了描述的情況下，很明顯，本技術領域內的技術人員可以在不脫離本發明基本概念和範圍的情況下對這些實施例作出很多修改。
權利要求
1.一種數字PLL電路，包括時鐘產生電路，用於在基準時鐘信號的基礎上產生第一、第二和第三時鐘信號；相位比較電路，用於將所述第三時鐘信號的相位和將被比較信號的相位進行比較；數字計數器，用於在對每個所述第一時鐘信號的輸入進行所述相位比較的比較結果的基礎上，從最高有效位到最低有效位連續確定計數；和倍頻電路，該電路根據來自所述數字計數器的計數相對於所述第二時鐘信號給出一個延時，將第二時鐘信號的頻率乘以一個預定頻率因數，和向所述相位比較電路輸出被乘以所述因數的信號，以作為所述將被比較的信號。
2.根據權利要求1所述的數字PLL電路，其特徵是所述的數字計數器產生一個鎖定信號，該信號表示在確定所有位之後，數字PLL電路變成鎖定狀態；和當所述時鐘信號被輸入和輸出給倍頻電路時，所述時鐘產生電路在第二時鐘信號的基礎上產生一個抑制信號，用於抑制所述倍頻電路的延時操作。
3.根據權利要求2所述的數字PLL電路，其特徵是所述倍頻電路包括一個間歇操作控制電路，該電路根據所述第二時鐘信號停止信號輸出，並響應所述第一時鐘信號重新開始信號輸出，和操作轉換電路，用於響應所述時鐘信號將工作模式從所述間歇操作模式轉換成連續輸出操作模式。
4.根據權利要求2所述的數字PLL電路，其特徵是所述倍頻電路包括一個輸出電路，該電路僅在輸入所述鎖定信號期間，向一個外部單元輸出被乘頻率的信號。
5.根據權利要求1所述的數字PLL電路，其特徵是所述的數字計數器包括一個操作轉換裝置，用於在所有位被確定之後，在所述相位比較電路比較結果的基礎上將所述模式轉換成從最低有效位到最高有效位連續確定計數的操作模式。
6.根據權利要求1所述的數字PLL電路，其特徵是所述的計數器包括一個寄存器，用於在對所述第一時鐘信號每次輸入的所述相位比較器比較結果的基礎上，從最高有效位到最低有效位連續確定輸出數據，確定所有位，然後輸出所述鎖定信號；可逆計數器，用於在向所述寄存器裝載了所述輸出數據以後，在所述相位比較器比較結果的基礎上，從最低有效位到最高有效位連續確定所述計數；和選擇電路，用於在輸入所述鎖定信號之前，選擇所述寄存器的輸出數據，當輸入所述鎖定信號時，選擇所述可逆計數器的計數，並將該計數輸出給倍頻電路。
7.根據權利要求2所述的數字PLL電路，其特徵是由所述時鐘產生電路產生的所述抑制信號是與所述第二時鐘信號同步產生的，並在所述鎖定信號輸入之後作為抑制信號的一個脈衝輸出。
8.根據權利要求1所述的數字PLL電路，其特徵是所述相位比較電路包括相位比較器，用於輸出所述相位比較信號，利用該相位比較信號，在所述第三時鐘信號和將被比較信號之間相位差的基礎上設置所述脈衝的寬度，和成形電路，用於使所述相位差信號的脈衝寬度成形，並輸出成形信號給所述數字計數器。
9.根據權利要求8所述的數字PLL電路，其特徵是所述成形電路使所述脈衝差信號的脈衝寬度不低於能夠驅動所述數字計數器的最低限度脈衝寬度。
10.根據權利要求8所述的數字PLL電路，其特徵是所述成形電路包括一個延時電路，該電路輸出通過將所述相位差信號延遲一個預定時間所獲得的被延時的信號，和觸發器電路，該電路通過所述相位差信號將輸出信號電平設置成不同於基準電平的第一電平，並利用所述延時信號將所述輸出信號復位成基準電平。
11.根據權利要求1所述的數字PLL電路，其特徵是所述的倍頻電路包括一個延時電路，用於響應來自所述數字計數器的計數控制延遲時間。
12.根據權利要求11所述的數字PLL電路，其特徵是所述延時電路包括一個數字控制延時電路，用於響應m位(m是正整數)計數控制延遲時間，所述數字控制延時電路包括m級串聯延時級，用於響應所述計數的第i位(0≤1≤m)產生2ita的延遲時間，其中，ta是單位延遲時間。
13.根據權利要求12所述的數字PLL電路，其特徵是所述延遲電路包括數據保持電路，用於保持所述計數；和輸出電路，用於將所述數據保持電路的第i位數據輸出給第i個延時級。
14.根據權利要求1 3所述的數字PLL電路，其特徵是在所述延時電路中的第i延時級包括緩衝電路，用於產生2ita的延遲時間，和選擇電路，該電路將第一輸入端連接到信號輸出端，將第二輸入端經過所述緩衝電路連接到所述信號輸入端，根據所述計數第i位的值選擇第一或第二輸入端，輸出所選擇輸入端給輸出端。
15.根據權利要求13所述的數字PLL電路，其特徵是所述延時電路中的第i延時級包括用於產生2i-1ta延遲時間的緩衝電路；邏輯電路，該邏輯電路的一個輸入端連接到信號輸入端，其它輸入端連接到所述數據保持電路的第i位數據輸出端，其輸出端被連接到所述緩衝電路的輸入端，該邏輯電路產生ta的延遲時間；和選擇電路，該電路的第一輸入端被連接到所述信號輸入端，第二輸入端被連接到所述緩衝電路的輸出端，所述選擇電路根據所述計數第i位的值選擇第一或第二輸入端的信號，並輸出所選擇的信號給輸出端。
16.根據權利要求11所述的數字PLL電路，其特徵是所述倍頻電路包括至少兩級彼此相互串聯的所述延時電路，和所述頻率相乘之後的信號是通過所述每級延時電路輸出信號的邏輯操作產生的。
17.根據權利要求1所述的數字PLL電路，該電路包括分頻器，用於以一個預定分頻比對來自倍頻電路的頻率相乘後信號的頻率分頻，並向所述相位比較電路輸出作為將被比較信號的分頻信號。
18.根據權利要求17所述的數字PLL電路，其特徵是所述分頻電路包括計數器，該計數器被每個所述抑制信號復位，並對來自所述倍頻電路的頻率相乘後信號計數；和輸出電路，用於當所述計數器的計數與所述分頻比相一致時，向所述相位比較電路輸出頻率相乘後信號。
19.一種數字PLL電路，包括第二分頻電路，用於將基準時鐘信號的頻率除以M(M是任意整數)；第一選擇電路，用於選擇所述基準時鐘信號和分頻時鐘信號中的一個，並輸出該信號；相位比較電路，用於將所述第一選擇電路輸出信號的相位和將被比較信號的相位進行比較；數字計數器，用於根據所述相位比較電路的比較結果，從最高有效位到最低有效位連續確定所述計數；倍頻電路，該電路響應來自所述數字計數器的計數，輸出通過乘以預定頻率因數獲得的頻率相乘後信號；第三分頻電路，用於將來自所述倍頻電路的頻率相乘後信號的頻率除以N(N是任意整數)，並將分頻後的信號作為所述將被比較的信號輸出給所述相位比較電路。
20.根據權利要求19所述的數字PLL電路，其特徵是在確定所有的位以後，所述數字計數器輸出表示數字PLL電路變成鎖定狀態的鎖定信號，和所述第一選擇電路在接收所述鎖定信號之前選擇所述基準時鐘信號，並將其輸出給所述相位比較電路，在接收鎖定信號之後，選擇其頻率被除以M的分頻後的信號，並將其輸出給所述相位比較電路。
21.根據權利要求19所述的數字PLL電路，其特徵是所述數字計數器包括一個轉換電路，該轉換電路在確定所有位之後產生一個表示數字PLL電路變成鎖定狀態的鎖定信號，並通過接收所述鎖定信號將所述第三分頻電路的分頻比從N轉換到N×M。
22.一種數字PLL電路，包括相位比較電路，該相位比較電路將基準時鐘信號的相位與將被比較信號的相位進行比較；數字計數器，該數字計數器在所述相位比較電路比較結果的基礎上從最高有效位到最低有效位連續地確定計數；倍頻電路，該電路根據來自所述數字計數器的計數向所述相位比較電路輸出通過乘以所述預定頻率因數所獲得的頻率相乘後信號作為所述將被比較的信號；和同步判斷電路，該電路在所述相位比較電路比較結果的基礎上判斷數字PLL電路是否處於同步狀態，並向所述數字計數器輸出判斷結果。
23.根據權利要求21所述的數字PLL電路，其特徵是所述數字計數器包括一個操作轉換電路，當接收來自所述同步判斷電路表示同步狀態的判斷結果時，該操作轉換電路將操作模式轉換成在相位比較電路比較結果的基礎上，從最低有效位到最高有效位連續確定所述計數的計數操作。
全文摘要
時鐘控制電路10根據時鐘信號CLK產生基準時鐘信號ck
文檔編號H03L7/18GK1179035SQ9711717
公開日1998年4月15日 申請日期1997年7月5日 優先權日1997年7月5日
發明者柳內弘 申請人:索尼公司