驅動電路及驅動方法、goa單元、goa電路及顯示裝置製造方法
2023-09-23 13:40:50
驅動電路及驅動方法、goa單元、goa電路及顯示裝置製造方法
【專利摘要】本發明的實施例提供一種驅動電路及驅動方法、GOA單元、GOA電路及顯示裝置，涉及顯示器製造領域，能夠提高電路響應速度，減少漏電流。該驅動電路包括：至少一個上拉和下拉單元,所述上拉和下拉單元用於對控制的節點電壓進行上拉或下拉；所述至少一個上拉和下拉單元中至少包含一個雙柵極電晶體，所述雙柵極電晶體用於在導通狀態下加速對所述節點的充電或放電；或者，所述雙柵極電晶體用於在截止狀態下減少通過所述節點的漏電流。本發明的實施例用於顯示器製造。
【專利說明】驅動電路及驅動方法、GOA單元、GOA電路及顯示裝置
【技術領域】
[0001]本發明涉及顯示器製造領域，尤其涉及一種驅動電路及驅動方法、GOA單元、GOA電路及顯示裝置。
【背景技術】
[0002]近些年來顯示器的發展呈現出了高集成度，低成本的發展趨勢。其中一項非常重要的技術就是GOA (Gate Driver on Array,陣列基板行驅動)的技術量產化的實現。利用GOA技術將柵極開關電路集成在顯示面板的陣列基板上，從而可以省掉柵極驅動集成電路部分，以從材料成本和製作工藝兩方面降低產品成本。這種利用GOA技術集成在陣列基板上的柵極開關電路也稱為GOA電路或移位寄存器電路，其中該柵極開關電路中的每個移位寄存器也稱GOA單元。
[0003]其中，移位寄存器電路包括若干個移位寄存器，每一移位寄存器對應一條柵線，具體的每一移位寄存器的輸出端連接一條柵線；且一移位寄存器的輸出端連接下一移位寄存器的輸入端。現有移位寄存器中上拉/下拉TFT (Thin Film Transistor,薄膜場效應電晶體)控制結構一般都採用單柵極TFT。該結構可以適用於a-Si TFT，但是當變更為氧化物TFT時，由於閾值電壓Vth過低，電路響應緩慢，造成漏電嚴重，甚至使得移位寄存器不能正常工作。
【發明內容】
[0004]本發明的實施例提供一種驅動電路及驅動方法、GOA單元、GOA電路及顯示裝置，能夠提高電路響應速度，減少漏電流。
[0005]為達到上述目的，本發明的實施例採用如下技術方案:
[0006]一方面，提供一種驅動電路，至少一個上拉和下拉單元，所述上拉和下拉單元用於對控制的節點電壓進行上拉或下拉；
[0007]所述至少一個上拉和下拉單元中至少包含一個雙柵極電晶體，
[0008]所述雙柵極電晶體用於在導通狀態下加速對所述節點的充電或放電；
[0009]或者，所述雙柵極電晶體用於在截止狀態下減少通過所述節點的漏電流。
[0010]可選的，同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。
[0011]可選的，包括至少一上拉和下拉單元，上拉和下拉單元中均至少包含一個雙柵極電晶體，所述上拉和下拉單元的雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述上拉和下拉單元的雙柵極電晶體的第二柵極提供不同時序信號。
[0012]可選的，包括至少一個上拉和下拉單元，連接第一信號端、第二信號端、第一信號輸入端、控制節點和第二信號輸入端；用於在所述第一信號輸入端的信號控制下將所述控制節點的電壓與所述第一信號端拉齊，或者在所述第二信號輸入端的控制下將所述控制節點的電壓與所述第二信號端拉齊。
[0013]可選的，所述上拉和下拉單元包括上拉子單元和下拉子單元；
[0014]所述上拉子單元包含一個雙柵極電晶體，該雙柵極電晶體的第二柵極和第一柵極連接相同的時序信號，該雙柵極電晶體的源極連接第一信號端，該雙柵極電晶體的漏極連接所述控制節點；
[0015]和\或，
[0016]所述下拉子單元包括一個雙柵極電晶體，該雙柵極電晶體第二柵極和第一柵極連接相同時序信號，源極連接第二信號端，漏極連接所述控制節點。
[0017]—方面,提供一種GOA單兀,包括:任一上述的驅動電路。
[0018]可選的，所述GOA單元，包括:
[0019]第一上拉和下拉單兀,連接第一電壓端、第二電壓端、信號輸入端、第一節點和第二節點；用於在所述信號輸入端的信號控制下將所述第一節點的電壓與所述第一電壓端拉齊，或者在所述第二節點的控制下將所述第一節點的電壓與所述第二電壓端拉齊；
[0020]第二上拉和下拉單元，連接第二時鐘信號端、所述第一電壓端、第二電壓端、信號輸入端、第一節點和第二節點；用於在所述第二時鐘信號端信號的控制下將所述第二節點的電壓與所述第一電壓端的電壓拉齊，或者在所述信號輸入端的信號控制下將所述第二節點的電壓與所述第二電壓端拉齊；
[0021]第三上拉和下拉單元，連接第一時鐘信號端、輸出端、所述第一節點、第二節點和所述第二電壓端；用於在所述第一節點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
[0022]可選的，所述第一上拉和下拉單元，包括第一電晶體和第二電晶體，所述第一電晶體的源極連接所述第一電壓端，所述第一電晶體的漏極連接所述第一節點；所述第一電晶體的第一柵極連接所述信號輸入端；
[0023]所述第二電晶體的源極連接所述第一節點，所述第二電晶體的漏極連接所述第二電壓端，所述第二電晶體的第一柵極連接所述第二節點；
[0024]所述第二上拉和下拉單元，包括第三電晶體和第四電晶體，所述第三電晶體的源極連接所述第一電壓端，所述第三電晶體的漏極連接所述第二節點，所述第三電晶體的第一柵極連接所述第二時鐘信號端；
[0025]所述第四電晶體的源極連接所述第二節點，所述第四電晶體的漏極連接所述第二電壓端，所述第四電晶體的柵極連接所述信號輸入端；
[0026]所述第三上拉和下拉單元，包括第五電晶體和第六電晶體，所述第五電晶體的源極連接所述第一時鐘信號端，所述第五電晶體的漏極連接所述輸出端，所述第五電晶體的柵極連接所述第一節點；
[0027]所述第六電晶體的源極連接所述輸出端，所述第六電晶體的漏極連接所述第二電壓端，所述第六電晶體的柵極連接所述第二節點。
[0028]可選的，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體和第六電晶體中包含至少一個雙柵極電晶體時，所述至少一個雙柵極電晶體中的每個電晶體還包括第二柵極，所述至少一個雙柵極電晶體中同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號。
[0029]可選的，所述同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。
[0030]可選的,第一上拉和下拉單兀,連接信號輸入端、第一節點、第二電壓端，第一上拉和下拉單元還連接第二節點和/或第四節點，用於在所述信號輸入端的控制下將所述第一節點的電壓與所述信號輸入端的電壓拉齊，或者，在所述第二節點和/或所述第四節點的控制下將所述第一節點的電壓與所述第二電壓端拉齊；
[0031]第二上拉和下拉單元，連接第二時鐘信號端、第一電壓端、所述第二節點和所述第二電壓端；用於在所述第二時鐘信號端的控制下將所述第二節點的電壓與所述第一電壓端拉齊，或者，在所述信號輸入端的控制下將所述第二節點的電壓與所述第一電壓端拉齊；
[0032]第三上拉和下拉單元，連接第三電壓端、第四節點、第四電壓端、所述第一節點和第二時鐘信號端；用於在所述第二時鐘信號的控制下將所述第四節點的電壓與所述第三電壓端拉齊，或者，在所述第一節點的控制下將所述第四節點的電壓與所述第四電壓端拉齊；
[0033]第四上拉和下拉單元，連接第三電壓端、所述第三節點、第四節點和第四電壓端，用於在所述第三電壓端的控制下將所述第三節點的電壓與所述第三電壓端拉齊，或者，將在所述第四節點的控制下將所述第三節點的電壓與所述第四電壓端拉齊；
[0034]第五上拉和下拉單元，連接第一時鐘信號端和輸出端，所述第五上拉和下拉單元還連接所述第一節點和/或第三節點，所述第五上拉和下拉單元還連接所述第二節點和/或第四節點；用於在所述第一節點和/或第三節點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節點和/或所述第四節點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
[0035]可選的，所述第一上拉和下拉單元，包括第一電晶體和第二電晶體，所述第一電晶體的源極連接所述信號輸入端，所述第一電晶體的第一柵極連接所述信號輸入端，所述第一電晶體的漏極連接所述第一節點；
[0036]所述第二電晶體的源極連接所述第一節點，所述第二電晶體的漏極連接第二電壓端，所述第二電晶體的第一柵極連接所述第二節點或所述第四節點；
[0037]所述第二上拉和下拉單元，包括第三電晶體和第四電晶體，所述第三電晶體的源極連接所述第一電壓端，所述第三電晶體的樓極連接所述第二節點，所述第三電晶體的第一柵極連接所述第二時鐘信號端；
[0038]所述第四電晶體的源極連接所述第二節點，所述第四電晶體的漏極連接所述第二電壓端，所述第四電晶體的第一柵極連接所述信號輸入端；
[0039]所述第三上拉和下拉單元，包括第五電晶體和第六電晶體，所述第五電晶體的源極連接第三電壓端，所述第五電晶體的漏極連接所述第四節點，所述第五電晶體的第一柵極連接所述第二時鐘信號端；
[0040]所述第六電晶體的源極連接所述第四節點，所述第六電晶體的漏極連接所述第四電壓端，所述第六電晶體的第一柵極連接所述第一節點；
[0041]所述第四上拉和下拉單元，包括第七電晶體和第八電晶體，所述第七電晶體的源極連接所述第三電壓端，所述第七電晶體的第一柵極連接所述第三電壓端，所述第七電晶體的漏極連接所述第三節點；
[0042]所述第八電晶體的源極連接所述第三節點，所述第八電晶體的第一柵極連接所述第四節點，所述第八電晶體的漏極連接所述第四電壓端；
[0043]所述第五上拉和下拉單元，包括第九電晶體和第十電晶體，所述第九電晶體的源極連接所述第一時鐘信號端，所述第九電晶體的第一柵極連接所述第一節點或所述第三節點，所述第九電晶體的漏極連接所述輸出端；
[0044]所述第十電晶體的源極連接所述輸出端，所述第十電晶體的第一柵極連接所述第二節點或所述第四節點，所述第十電晶體的漏極連接所述第二電壓端。
[0045]可選的，所述第一電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體和第八電晶體中包含至少一個雙柵極電晶體時，所述至少一個雙柵極電晶體中每個電晶體還包括第二柵極，其中所述至少一個雙柵極電晶體中同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號；
[0046]或者，
[0047]所述第二電晶體為雙柵極電晶體時，所述第二電晶體包括第二柵極所述第二電晶體的第二柵極連接所述第四節點或所述第二節點；
[0048]或者，
[0049]第九電晶體為雙柵極電晶體時，所述第九電晶體包括第二柵極所述第九電晶體第二柵極連接所述第三節點或所述第一節點；
[0050]或者，
[0051]第十電晶體為雙柵極電晶體時，所述第十電晶體包括第二柵極所述第十電晶體第二柵極連接所述第四節點或所述第二節點。
[0052]可選的，所述同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。
[0053]—方面,提供一種GOA電路,包括串聯的至少一個上述任一 GOA單兀。
[0054]一方面，提供一種顯示裝置，包括:上述的GOA電路。
[0055]一方面，提供一種驅動電路的驅動方法，所述驅動電路包括至少包含一個雙柵極電晶體時，包括:
[0056]導通所述雙柵極電晶體，加速對所述雙柵極電晶體漏極控制的節點的充電或放電；
[0057]或者，
[0058]截止所述雙柵極電晶體，減少通過所述雙柵極電晶體源極控制的節點的漏電流。
[0059]可選的，在所述雙柵極電晶體的第一柵極和第二柵極輸入相同或者不相同的時序信號。
[0060]可選的，所述雙柵極電晶體的第一柵極和第二柵極連接。
[0061]本發明的實施例提供的驅動電路及驅動方法、GOA單元、GOA電路及顯示裝置，通過在驅動電路中設置雙柵極電晶體，使得上拉和下拉單元對控制的節點電壓進行上拉或下拉能夠加速對所述節點的充電或放電，或者所減少通過所述節點的漏電流，從而能夠提高電路響應速度，減少漏電流。
【專利附圖】
【附圖說明】
[0062]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹。
[0063]圖1為本發明的實施例提供的一種驅動電路的結構示意圖；
[0064]圖2為本發明的另一實施例提供的一種驅動電路的結構示意圖；
[0065]圖3為本發明的實施例提供的一種GOA電路的結構示意圖；
[0066]圖4為本發明的實施例提供的一種GOA單元的結構示意圖；
[0067]圖5為本發明的另一實施例提供的一種GOA單元的結構示意圖；
[0068]圖6為本發明的實施例提供的上拉和下拉單元的連接結構示意圖；
[0069]圖7為本法明的實施例提供的一種GOA單元的時序信號示意圖；
[0070]圖8為本發明再一實施例提供的一種GOA單元的結構示意圖；
[0071]圖9為本發明的又一實施例提供的一種GOA單元的結構示意圖；
[0072]圖10為本發明的另一實施例提供的一種GOA單元的時序信號示意圖；
[0073]圖11為本發明的一實施例提供的一種雙柵電晶體示意圖。
【具體實施方式】
[0074]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發明一部分實施例，而不是全部的實施例。
[0075]本發明所有實施例中採用的電晶體均可以為薄膜電晶體或場效應管或其他特性相同的器件，由於這裡採用的電晶體的源極、漏極是對稱的，所以其源極、漏極是沒有區別的。在本發明實施例中，為區分電晶體除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態規定電晶體的中間端為柵極、信號輸入端為源極、信號輸出端為漏極。此外本發明實施例所採用的電晶體為P或N型電晶體，P型電晶體在柵極為低電平時導通，N型電晶體為在柵極為高電平時導通。
[0076]本發明的實施例提供一種驅動電路，如圖1所示，包括至少一個上拉和下拉單元1，所述上拉和下拉單元I用於對控制的節點電壓進行上拉或下拉；其中圖1中以ro節點為例；
[0077]所述至少一個上拉和下拉單元中至少包含一個雙柵極電晶體，
[0078]所述雙柵極電晶體用於在導通狀態下加速對所述節點的充電或放電；
[0079]或者，所述雙柵極電晶體用於在截止狀態下減少通過所述節點的漏電流。其中圖1中示出的包含兩個雙柵極電晶體Tu和Td，可以理解的是只包含其中任一一個也是本發明所保護的實施例。
[0080]可以理解的是，對於上拉和下拉單元I對控制的節點電壓的上拉和下拉可以是同時發生的也可以是不同時發生的，即上拉和下拉單元I中只可能僅包含一個用於對控制的節點電壓下拉的雙柵極電晶體或者僅包含一個用於對控制的節點電壓上拉的雙柵極電晶體；或者同時包含用於對控制的節點電壓下拉的雙柵極電晶體和用於對控制的節點電壓上拉的雙柵極電晶體。當然在包含上述的兩個雙柵極電晶體時，當這兩個雙柵極電晶體同時導通時便可實現對控制的節點電壓的上拉和下拉同時發生。此外本發明對雙柵極電晶體的具體形式不做限定，即該雙柵極電晶體可以為底柵、頂柵形式的雙柵極電晶體(例如:雙柵電晶體具有位於有源層不同側的第一柵極(可以稱為頂柵)和第二柵極(可以稱為底柵))，其中底柵和頂柵可以採用對等的面積也可以採用不對等的面積，如底柵與有源層的面積大致相同，頂柵位於電晶體的源漏電極之間的間隔中；或者雙柵極電晶體為兩個柵極位於有源層同一側的雙柵極電晶體，本發明中的所有示意圖均是採用底柵、頂柵形式的雙柵極電晶體為例進行說明。底柵、頂柵形式的雙柵極電晶體的其中一個示例如圖11所示，該雙柵極電晶體包括基板101，第二柵極102 (底柵)，絕緣層103，有源層104，蝕刻阻擋層，源極106，漏極107，第一柵極108 (頂柵)，鈍化層109。
[0081 ] 可選的，本發明提供的電晶體可以為非晶矽電晶體、低溫多晶矽電晶體以及氧化物電晶體等多種形式的電晶體，其中優選為氧化物電晶體。
[0082]可選的，同一個雙柵極電晶體的第二柵極連接控制信號輸入單元4，所述控制信號輸入單元4用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。如圖2所示，Tu的頂柵連接gl、底柵連接g2 ；Td的頂柵連接g3、底柵連接g4，其中g2連接的底柵通過控制信號輸入單元4獲取與gl連接的頂柵相同的時序信號；g4連接的底柵通過控制信號輸入單元4獲取與g3連接的頂柵相同的時序信號。
[0083]可選的，驅動電路，包括至少一上拉和下拉單元1，上拉和下拉單元I中均至少包含一個雙柵極電晶體，所述上拉和下拉單元I的雙柵極電晶體的第二柵極連接控制信號輸入單元4，所述控制信號輸入單元4用於向所述上拉和下拉單元的雙柵極電晶體的第二柵極提供不同時序信號。可以理解的是當驅動電路包含兩個以上的上拉和下拉單元1，並且每個上拉下拉單元均至少包含一個雙柵極電晶體時，每個雙柵極電晶體的第二柵極輸入不相同的時序信號。
[0084]進一步可選的，參照圖1或2所示，驅動電路包括至少一個上拉和下拉單元1，連接第一信號端S1、第二信號端S2、第一信號輸入端gl、控制節點ro和第二信號輸入端g3 ；用於在所述第一信號輸入端gl的信號控制下將所述控制節點ro的電壓與所述第一信號端Si拉齊，或者在所述第二信號輸入端g3的控制下將所述控制節點ro的電壓與所述第二信號端S2拉齊。
[0085]如圖1或2所示，所述上拉和下拉單元I包括上拉子單元2和下拉子單元3 ；
[0086]所述上拉子單元2包含一個雙柵極電晶體Tu，該雙柵極電晶體Tu的第二柵極(連接g2)和第一柵極(連接gl)連接相同或不同的時序信號，該雙柵極電晶體的源極連接第一信號端Si，該雙柵極電晶體的漏極連接所述控制節點ro ；
[0087]和\ 或，
[0088]所述下拉子單元3包括一個雙柵極電晶體Td，該雙柵極電晶體Td第二柵極(連接g4)和第一柵極(連接g3)連接相同或不同的時序信號，源極連接第二信號端S2，漏極連接所述控制節點H)。
[0089]本發明的實施例提供的驅動電路，通過在驅動電路中設置雙柵極電晶體，使得上拉和下拉單元對控制的節點電壓進行上拉或下拉能夠加速對所述節點的充電或放電，或者所減少通過所述節點的漏電流，從而能夠提聞電路響應速度，減少漏電流。
[0090]本發明的實施例提供上述驅動電路的驅動方法，其中所述驅動電路包括至少包含一個雙柵極電晶體時，包括:
[0091]導通所述雙柵極電晶體，加速對所述雙柵極電晶體漏極控制的節點的充電或放電；
[0092]或者，
[0093]截止所述雙柵極電晶體，減少通過所述雙柵極電晶體源極控制的節點的漏電流。
[0094]可選的，在所述雙柵極電晶體的第一柵極和第二柵極輸入相同或者不相同的時序信號；所述雙柵極電晶體的第一柵極和第二柵極連接。
[0095]本發明的實施例提供的驅動方法，通過在驅動電路中設置雙柵極電晶體，使得上拉和下拉單元對控制的節點電壓進行上拉或下拉能夠加速對所述節點的充電或放電，或者所減少通過所述節點的漏電流，從而能夠提聞電路響應速度，減少漏電流。
[0096]本發明實施例提供的一種GOA電路，包括串聯的多個G0A，除第一個GOA單元和最後一個GOA單元外，每個GOA單元的輸入端連接至少一級前邊的GOA單元。例如:每個GOA單元的輸入端連接相鄰的上一 GOA單元的輸出端。
[0097]具體的，如圖3所示GOA電路，包括若干個串聯的GOA單元，其中GOA單元SRl的輸出端0UTPUT1連接一條柵線OGl，同時連接GOA單元SR2的輸入端INPUT2 ；G0A單元SR2的輸出端0UTPUT2連接GOA單元SR3的輸入端INPUT3，同時連接一條柵線0G2，其他的GOA單元依照此方法連接。進一步的，每個GOA單元都有預定數量的時鐘信號和固定電壓輸入以在固定的時間段提供正常的工作電壓。
[0098]其中，每個GOA單元均包含上述的任一驅動電路，具體的包括:至少一個上拉和下拉單元，所述上拉和下拉單元中至少包含一個雙柵極電晶體，所述上拉和下拉單元用於對控制的節點電壓進行上拉或下拉；
[0099]所述雙柵極電晶體用於在導通狀態下加速對所述節點的充電或放電；
[0100]或者，所述雙柵極電晶體用於在截止狀態下減少通過所述節點的漏電流。可以理解的是，對於上拉和下拉單元對控制的節點電壓的上拉和下拉可以是同時發生的也可以是不同時發生的，即上拉和下拉單元中只可能僅包含一個用於對控制的節點電壓下拉的雙柵極電晶體或者僅包含一個用於對控制的節點電壓上拉的雙柵極電晶體；或者同時包含用於對控制的節點電壓下拉的雙柵極電晶體和用於對控制的節點電壓上拉的雙柵極電晶體，當然在包含上述的兩個雙柵極電晶體時，當這兩個雙柵極電晶體同時導通時便可實現對控制的節點電壓的上拉和下拉同時發生。此外本發明對雙柵極電晶體的具體形式不做限定，即該雙柵極電晶體可以為底柵、頂柵形式的雙柵極電晶體(例如:雙柵電晶體具有位於有源層不同側的第一柵極(可以稱為頂柵)和第二柵極(可以稱為底柵))，其中底柵和頂柵可以採用對等的面積也可以採用不對等的面積，如底柵與有源層的面積大致相同，頂柵位於電晶體的源漏電極之間的間隔中。或者雙柵極電晶體為兩個柵極位於有源層同一側的雙柵極電晶體，本發明中的所有示意圖均是採用底柵、頂柵形式的雙柵極電晶體為例進行說明。
[0101]參照圖3所示,上述GOA電路中任一GOA單元的結構示意圖，每個GOA單元還包括:一個第一時鐘信號端CLK1、一個第二時鐘信號端CLK2,及第一電壓端Vl和第二電壓端V2,其中第一時鐘信號端CLKl連接系統第一時鐘信號CL0CK1、第二時鐘信號端CLK2連接系統第二時鐘信號CL0CK2、第一電壓端Vl和第二電壓端V2根據電晶體的類型設定，其中在第一電壓端Vl為高電平VDD時，第二電壓端為低電平VSS，反之第一電壓端Vl為低電平VSS時，第二電壓端為高電平VDD。系統時鐘信號CL0CK1、CL0CK2的高電平或低電平佔空比可以根據需要設定，例如:系統時鐘信號CLOCKl、CL0CK2的高電平或低電平佔空比均為1: 1，即:CLOCKl的低電平信號結束後CL0CK2的低電平信號開始，CL0CK2的所述低電平信號結束後CLOCKl的下一個低電平時鐘信號開始，以後如此循環，高電平信號的輸出同理，不再贅述。在本實施例中，第一個GOA單元為SRl，則GOA單元SRl的輸入信號INPUTl為一個激活脈衝信號，可選的，如幀起始信號STV，系統時鐘信號CLOCKl在STV信號結束後開始輸出。
[0102]可選的，參照圖4所示，所述GOA單元，包括:
[0103]第一上拉和下拉單兀11,連接第一電壓端V1、第二電壓端V2、信號輸入端INPUT、第一節點PU和第二節點ro ;用於在所述信號輸入端input的信號控制下將所述第一節點Pu的電壓與所述第一電壓端Vi拉齊，或者在所述第二節點ro的控制下將所述第一節點ro的電壓與所述第二電壓端V2拉齊；
[0104]第二上拉和下拉單元12，連接第二時鐘信號端CLK2、所述第一電壓端V1、第二電壓端V2、信號輸入端INPUT、第一節點PU和第二節點H);用於在所述第二時鐘信號端CLK2信號的控制下降所述第二節點ro的電壓與所述第一電壓端VI的電壓拉齊，或者在所述信號輸入端INPUT的信號控制下將所述第二節點ro的電壓與所述第二電壓端V2拉齊；
[0105]第三上拉和下拉單元13，連接第一時鐘信號端CLK1、輸出端OUTPUT、所述第一節點PU、第二節點ro和所述第二電壓端V2;用於在所述第一節點ro的控制下將所述第一時鐘信號端CLKl的信號在所述輸出端OUTPUT輸出，或者在所述第二節點V2的控制下將所述輸出端OUTPUT的電壓與所述第二電壓端V2拉齊。
[0106]本發明的實施例提供的GOA單元、GOA電路，通過在GOA中設置雙柵極電晶體，使得上拉和下拉單元對控制的節點電壓進行上拉或下拉能夠加速對所述節點的充電或放電，或者減少通過所述節點的漏電流，從而能夠提高電路響應速度，減少漏電流。
[0107]可選的，參照圖5所示，所述第一上拉和下拉單元11，包括第一電晶體Tl和第二電晶體T2，所述第一電晶體Tl的源極連接所述第一電壓端VI，所述第一電晶體Tl的漏極連接所述第一節點PU ;所述第一電晶體Tl的第一柵極連接所述信號輸入端INPUT ；
[0108]所述第二電晶體T2的源極連接所述第一節點PU，所述第二電晶體T2的漏極連接所述第二電壓端V2，所述第二電晶體T2的第一柵極連接所述第二節點ro ；
[0109]所述第二上拉和下拉單元12，包括第三電晶體T3和第四電晶體T4，所述第三電晶體T3的源極連接所述第一電壓端VI，所述第三電晶體T3的漏極連接所述第二節點ro，所述第三電晶體T2的第一柵極連接所述第二時鐘信號端CLK2 ；
[0110]所述第四電晶體T4的源極連接所述第二節點PD，所述第四電晶體T4的漏極連接所述第二電壓端V2，所述第四電晶體T4的柵極連接所述信號輸入端INPUT ；
[0111]所述第三上拉和下拉單元13，包括第五電晶體T5和第六電晶體T5，所述第五電晶體T5的源極連接所述第一時鐘信號端CLK1，所述第五電晶體T5的漏極連接所述輸出端OUTPUT，所述第五電晶體T5的柵極連接所述第一節點I3U ；
[0112]所述第六電晶體T6的源極連接所述輸出端OUTPUT，所述第六電晶體T6的漏極連接所述第二電壓端V2，所述第六電晶體T6的柵極連接所述第二節點V2。
[0113]參照圖5所示，所述第一電晶體Tl、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5和第六電晶體T6中包含至少一個雙柵極電晶體時，所述至少一個雙柵極電晶體中的每個電晶體還包括第二柵極，所述至少一個雙柵極電晶體中同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號。其中圖5給出的是所有電晶體均採用雙柵極電晶體的特例，當然根據實施例的表述本發明的保護範圍並不局限於所有電晶體均採用雙柵極電晶體。
[0114]具體的，為了達到同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號的目的，可以將同一個雙柵極電晶體的第一柵極和第二柵極直接連接(其中圖5中是採用該形式，即將T1-T6中每個雙柵極電晶體的第一柵極和第二柵極連接)，或者所述同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。該控制信號輸入單元可以為單片機或者其他具有時序信號輸出功能的裝置或設備。
[0115]具體的，如圖6所示，第一上拉和下拉單元11，可以將Tl的第一柵極連接INPUT，將Tl的第二柵極連接控制信號輸入單元OK ;可以將T2的第一柵極連接ro，將T2的第二柵極連接控制信號輸入單元；當然，這裡對第一柵極和第二柵極，不做具體限制即第一柵極為頂柵，第二柵極為底柵，或者第二柵極為頂柵，第一柵極為底柵。此外圖6中僅是以第一上拉和下拉單元12為例進行說明，電路中其他任意雙柵極電晶體的第二柵極均可採用與控制信號輸入單元OK連接的方式獲得時序信號。即對應圖5中其他雙柵極電晶體T3-T6也可以採用將第二柵極直接連接控制信號輸入單元OK的形式以獲得時序信號。其中控制信號輸入單元OK可以採用單片機等可編程邏輯信號輸出器件實現。
[0116]以下參照圖7所示的時序電路對圖5所示的GOA單元的工作原理進行描述，其中以Vl為高電平VDD，V2為低電平VSS，其中圖5的電路中所有電晶體以N型電晶體為例進行說明，即所有電晶體均為高電平導通低電平截止為例，具體如下:
[0117]在第一階段tl，INPUT輸入高電平，CLKl為低電平，CLK2為高電平，Tl導通對PU點充電將ro點電壓上拉至vdd，T4將導通對ro放電，將ro點電壓下拉至vss，此時ro點控制T2和T6處於截止狀態；
[0118]第二階段t2，OUTPUT輸出高電平，CLKl為高電平，CLK2為低電平，由於CLKl為高電平，由於耦合作用I3U點的電為進一步提高，此時T5導通將CLKl的高電平信號輸出；上一級的GOA輸入完畢，INPUT為低電平，Tl、T4截止；
[0119]第三階段t3，INPUT為低電平，T4截止，由於CLK2為高電平，Τ3導通將H)點電壓上拉至VDD，Τ2導通將I3U點電壓拉低至VSS，Τ6導通將OUTPUT拉低至VSS。
[0120]當然，以上僅以三個基本階段為例對GOA單元的工作原理進行說明，但不限於GOA單元工作還包括其他需要的階段。
[0121]參照圖8所示,上述GOA電路中任一GOA單元的結構示意圖，每個GOA單元還包括:一個第一時鐘信號端CLK1、一個第二時鐘信號端CLK2,及第一電壓端V1、第二電壓端V2、第三電壓端V3和第四電壓端V4，其中第一時鐘信號端CLKl連接系統第一時鐘信號CL0CK1、第二時鐘信號端CLK2連接系統第二時鐘信號CL0CK2，第一電壓端Vl和第二電壓端V2為一對參考電壓，第一電壓端Vl和第二電壓端V2的電壓值根據電晶體的類型設定，其中在第一電壓端Vl為高電平時，第二電壓端為低電平，反之第一電壓端Vl為低電平時，第二電壓端為高電平；類似第三電壓端V3和第四電壓端V4為一對參考電壓不再贅述。系統時鐘信號CLOCKl、CL0CK2的高電平或低電平佔空比均為1:1，即:CL0CK1的低電平信號結束後CL0CK2的低電平信號開始，CL0CK2的所述低電平信號結束後CLOCKl的下一個低電平時鐘信號開始，以後如此循環，高電平信號的輸出同理，不再贅述。在本實施例中，第一個GOA單元為SRlJU GOA單元SRl的輸入信號INPUTl為一個激活脈衝信號，可選的，如幀起始信號STV,系統時鐘信號CLOCKl在STV信號結束後開始輸出。
[0122]所述GOA單元，包括:
[0123]第一上拉和下拉單元21，連接信號輸入端INPUT、第一節點PU1、第二電壓端V2，第一上拉和下拉單元21還連接第二節點PDl或第四節點TO2，用於在所述信號輸入端INPUT的控制下將所述第一節點PUl的電壓與所述信號輸入端INPUT的電壓拉齊，或者，在所述第二節點PDl或所述第四節點PD2的控制下將所述第一節點PUl的電壓與所述第二電壓端V2拉齊；
[0124]第二上拉和下拉單元22，連接第二時鐘信號端CLK2、第一電壓端V1、所述第二節點PDl和所述第二電壓端V2 ;用於在所述第二時鐘信號端CLK2的控制下將所述第二節點PDl的電壓與所述第一電壓端Vl拉齊，或者，在所述信號輸入端INPUT的控制下將所述第二節點roi的電壓與所述第一電壓端VI拉齊；
[0125]第三上拉和下拉單元23，連接第三電壓端V3、第四節點TO2、第四電壓端V4、所述第一節點PUl和第二時鐘信號端CLK2 ;用於在所述第二時鐘信號CLK2的控制下將所述第四節點V4的電壓與所述第三電壓端V3拉齊，或者，在所述第一節點PUl的控制下將所述第四節點PD2的電壓與所述第四電壓端V4拉齊；
[0126]第四上拉和下拉單元24，連接第三電壓端V3、所述第三節點PU2、第四節點PD2和第四電壓端V4，用於在所述第三電壓端V3的控制下將所述第三節點PU2的電壓與所述第三電壓端V3拉齊，或者，將在所述第四節點TO2的控制下將所述第三節點PU2的電壓與所述第四電壓端V4拉齊；
[0127]第五上拉和下拉單元25，連接第一時鐘信號端CLKl和輸出端OUTPUT，所述第五上拉和下拉單元25還連接所述第一節點PUl或第三節點TO2，所述第五上拉和下拉單元25還連接所述第二節點PDl或第四節點TO2 ;用於在所述第一節點PUl或第三節點的控制下將所述第一時鐘信號端CLK的信號在所述輸出端output輸出，或者在所述第二節點roi或所述第四節點Η)2的控制下將所述輸出端OUTPUT的電壓與所述第二電壓端V2拉齊。
[0128]具體的，參照圖9所示，所述第一上拉和下拉單元21，包括第一電晶體Ml和第二電晶體M2，所述第一電晶體Ml的源極連接所述信號輸入端INPUT，所述第一電晶體Ml的第一柵極連接所述信號輸入端INPUT，所述第一電晶體Ml的漏極連接所述第一節點PUl ；
[0129]所述第二電晶體M2的源極連接所述第一節點TO1，所述第二電晶體M2的漏極連接所述第二電壓端V2，所述第二電晶體M2的第一柵極連接所述第二節點PDl或所述第四節點PD2 ；
[0130]所述第二上拉和下拉單元22，包括第三電晶體M3和第四電晶體M4，所述第三電晶體M3的源極連接所述第一電壓端VI，所述第三電晶體M3的漏極連接所述第二節點HH，所述第三電晶體M3的第一柵極連接所述第二時鐘信號端CLK2 ；
[0131 ] 所述第四電晶體M4的源極連接所述第二節點roi，所述第四電晶體M4的漏極連接所述第二電壓端V2，所述第四電晶體M4的第一柵極連接所述信號輸入端INPUT ；
[0132]所述第三上拉和下拉單元23，包括第五電晶體M5和第六電晶體M6，所述第五電晶體M5的源極連接第三電壓端V3，所述第五電晶體M5的漏極連接所述第四節點TO2，所述第五電晶體M5的第一柵極連接所述第二時鐘信號端CLK2 ；
[0133]所述第六電晶體M6的源極連接所述第四節點TO2，所述第六電晶體M6的漏極連接所述第四電壓端V4，所述第六電晶體M6的第一柵極連接所述第一節點PUl ；
[0134]所述第四上拉和下拉單元24，包括第七電晶體M7和第八電晶體M8，所述第七電晶體M7的源極連接所述第三電壓端V3，所述第七電晶體M7的第一柵極連接所述第三電壓端V3，所述第七電晶體M7的漏極連接所述第三節點PU2 ；
[0135]所述第八電晶體M8的源極連接所述第三節點TO2，所述第八電晶體M8的第一柵極連接所述第四節點TO2，所述第八電晶體M8的漏極連接所述第四電壓端V4 ；
[0136]所述第五上拉和下拉單元25，包括第九電晶體M9和第十電晶體M10，所述第九電晶體M9的源極連接所述第一時鐘信號端CLKl，所述第九電晶體M9的第一柵極連接所述第一節點PUl或所述第三節點PU2，所述第九電晶體M9的漏極連接所述輸出端OUTPUT ；
[0137]所述第十電晶體MlO的源極連接所述輸出端OUTPUT，所述第十電晶體MlO的第一柵極連接所述第二節點PDl或所述第四節點TO2，所述第十電晶體MlO的漏極連接所述第二電壓端V2。
[0138]可選的，所述第一電晶體Ml、第三電晶體M3、第四電晶體M4、第五電晶體M5、第六電晶體M6、第七電晶體M7和第八電晶體M8中包含至少一個雙柵極電晶體時,所述至少一個雙柵極電晶體中每個電晶體還包括第二柵極，其中所述至少一個雙柵極電晶體中同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號；
[0139]或者，
[0140]所述第二電晶體M2為雙柵極電晶體時，所述第二電晶體M2包括第二柵極所述第二電晶體M2的第二柵極連接所述第四節點PD2或所述第二節點HH ；
[0141]或者，
[0142]第九電晶體M9為雙柵極電晶體時，所述第九電晶體M9包括第二柵極所述第九電晶體M9第二柵極連接所述第三節點PU2或所述第一節點PUl ；
[0143]或者，
[0144]第十電晶體MlO為雙柵極電晶體時，所述第十電晶體MlO包括第二柵極所述第十晶體MlO管第二柵極連接所述第四節點PD2或所述第二節點roi。
[0145]進一步的，為了達到同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號的目的，可以將同一個雙柵極電晶體的第一柵極和第二柵極直接連接(如圖8示出的M1、M3、M4、M5、M6、M7、M8)，或者，所述同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。該控制信號輸入單元可以為單片機或者其他具有時序信號輸出功能的裝置或設備。具體的，參照圖6所示，不再贅述。其中圖9給出的是所有電晶體均採用雙柵極電晶體的特例，當然根據實施例的表述本發明的保護範圍並不局限於所有電晶體均採用雙柵極電晶體。
[0146]本發明的實施例提供的GOA單元，通過在GOA單元中設置雙柵極電晶體，使得上拉和下拉單元對控制的節點電壓進行上拉或下拉能夠加速對所述節點的充電或放電，或者所減少通過所述節點的漏電流，從而能夠提聞電路響應速度，減少漏電流。[0147]圖10所示為圖9所示的GOA單元的工作時序信號，和圖5對應的實施例類似的，每個GOA單元也包括三個工作階段，具體工作原理不再贅述，區別是以V1、V3為高電平，V2、V4為低電平，其中，Vl和V3的電壓幅度相同或者不相同，V2、V4的電壓幅度相同或不相同，在下述實施例中以Vl為第一高電平VDD1，V3為第二高電平VDD2 ；V2為第一低電平VSS1，V4為第二低電平VSS2 ;當所有電晶體均為高電平導通低電平截止為例，當Vl和V3的電壓幅度不相同，V2、V4的電壓幅度不相同時可以為對應的節點提供更高的上拉電壓或者更低的下拉電壓，以保證電路響應速度，減少漏電流，例如一種可實施的方式VDDl小於或者等於VDD2，VSSl大於或者等於VSS2。
[0148]可以想到的是，以上圖9示出的連接方式，僅僅是圖9對應的實施例中描述的一種連接方式，即圖9對應的實施例中描述了不僅一種連接方式，只是未以附圖的形式全部示出，因此基於圖9對應的實施例中的描述還可以得出其他的附圖；此外以上是基於開關電晶體的導通狀態進行描述，當然在開關電晶體的類型固定時，其柵極的控制電壓是確定，因此未對時序圖中的所反映出的輸入或輸出的信號的電平的高低進行描述，這是本領域技術人員可以輕易想到的。本發明實施例也可以所採用P型電晶體實現，通過調整輸入的信號時序即可。具體的結合上述的實施例可知這只是信號高低電平的轉換，這裡不再贅述。
[0149]本發明實施例還提供了一種顯示裝置，比如可以為顯示面板，或者陣列基板。
[0150]具體的，該顯示裝置為陣列基板時，在該陣列基板上形成有GOA電路；且6(^電路為上述實施例所提供的GOA電路。
[0151]該顯示裝置為顯示面板時，包括:顯示區域，具有用於顯示圖像的多個像素；G0A電路，用於將掃描信號送至顯示區域；以及，數據驅動電路，用於將數據信號送至顯示區域。其中GOA電路為上述 的GOA電路。另外，顯示面板可以用作電子紙、手機、電視、數碼相框等等顯不設備。
[0152]本發明的實施例提供的顯示裝置，通過在GOA單元中設置雙柵極電晶體，使得上拉和下拉單元對控制的節點電壓進行上拉或下拉能夠加速對所述節點的充電或放電，或者所減少通過所述節點的漏電流，從而能夠提聞電路響應速度，減少漏電流。
[0153]以上所述，僅為本發明的【具體實施方式】，但本發明的保護範圍並不局限於此，任何熟悉本【技術領域】的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應所述以權利要求的保護範圍為準。
【權利要求】
1.一種驅動電路，其特徵在於，至少一個上拉和下拉單元，所述上拉和下拉單元用於對控制的節點電壓進行上拉或下拉； 所述至少一個上拉和下拉單元中至少包含一個雙柵極電晶體， 所述雙柵極電晶體用於在導通狀態下加速對所述節點的充電或放電； 或者，所述雙柵極電晶體用於在截止狀態下減少通過所述節點的漏電流。
2.根據權利要求1所述的驅動電路，其特徵在於，同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。
3.根據權利要求1所述的驅動電路，其特徵在於，上拉和下拉單元中均至少包含一個雙柵極電晶體，所述上拉和下拉單元的雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述上拉和下拉單元的雙柵極電晶體的第二柵極提供不同時序信號。
4.根據權利要求1所述的驅動電路，其特徵在於，包括至少一個上拉和下拉單元，連接第一信號端、第二信號端、第一信號輸入端、控制節點和第二信號輸入端；用於在所述第一信號輸入端的信號控制下將所述控制節點的電壓與所述第一信號端拉齊，或者在所述第二信號輸入端的控制下將所述控制節點的電壓與所述第二信號端拉齊。
5.根據權利要求4所述的驅動電路，其特徵在於，所述上拉和下拉單元包括上拉子單元和下拉子單元； 所述上拉子單元包含一個雙柵極電晶體，該雙柵極電晶體的第二柵極和第一柵極連接相同的時序信號，該雙柵極電晶體的源極連接第一信號端，該雙柵極電晶體的漏極連接所述控制節點； 和\或， 所述下拉子單元包括一個雙柵極電晶體，該雙柵極電晶體第二柵極和第一柵極連接相同的時序信號，源極連接第二信號端，漏極連接所述控制節點。
6.一種GOA單元，其特徵在於，包括:權利要求1-5任一項所述的驅動電路。
7.根據權利要求6所述的GOA單元，其特徵在於，所述GOA單元，包括: 第一上拉和下拉單元，連接第一電壓端、第二電壓端、信號輸入端、第一節點和第二節點；用於在所述信號輸入端的信號控制下將所述第一節點的電壓與所述第一電壓端拉齊，或者在所述第二節點的控制下將所述第一節點的電壓與所述第二電壓端拉齊； 第二上拉和下拉單元，連接第二時鐘信號端、所述第一電壓端、第二電壓端、信號輸入端、第一節點和第二節點；用於在所述第二時鐘信號端信號的控制下將所述第二節點的電壓與所述第一電壓端的電壓拉齊，或者在所述信號輸入端的信號控制下將所述第二節點的電壓與所述第二電壓端拉齊； 第三上拉和下拉單元，連接第一時鐘信號端、輸出端、所述第一節點、第二節點和所述第二電壓端；用於在所述第一節點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
8.根據權利要求7所述的GOA單元，其特徵在於， 所述第一上拉和下拉單元，包括第一電晶體和第二電晶體，所述第一電晶體的源極連接所述第一電壓端，所述第一電晶體的漏極連接所述第一節點；所述第一電晶體的第一柵極連接所述信號輸入端； 所述第二電晶體的源極連接所述第一節點，所述第二電晶體的漏極連接所述第二電壓端，所述第二電晶體的第一柵極連接所述第二節點； 所述第二上拉和下拉單元，包括第三電晶體和第四電晶體，所述第三電晶體的源極連接所述第一電壓端，所述第三電晶體的漏極連接所述第二節點，所述第三電晶體的第一柵極連接所述第二時鐘信號端； 所述第四電晶體的源極連接所述第二節點，所述第四電晶體的漏極連接所述第二電壓端，所述第四電晶體的柵極連接所述信號輸入端； 所述第三上拉和下拉單元，包括第五電晶體和第六電晶體，所述第五電晶體的源極連接所述第一時鐘信號端，所述第五電晶體的漏極連接所述輸出端，所述第五電晶體的柵極連接所述第一節點； 所述第六電晶體的源極連接所述輸出端，所述第六電晶體的漏極連接所述第二電壓端，所述第六電晶體的柵極連接所述第二節點。
9.根據權利要求8所述的GOA單元，其特徵在於，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體和第六電晶體中包含至少一個雙柵極電晶體時，所述至少一個雙柵極電晶體中的每個電晶體還包括第二柵極，所述至少一個雙柵極電晶體中同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號。
10.根據權利要求9所述的GOA單元，其特徵在於，所述同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。
11.根據權利要求6所述的GOA單元，其特徵在於， 第一上拉和下拉單兀，連接信號輸入端、第一節點、第二電壓端，第一上拉和下拉單兀還連接第二節點和/或第四節點，用於在所述信號輸入端的控制下將所述第一節點的電壓與所述信號輸入端的電壓拉齊，或者，在所述第二節點和/或所述第四節點的控制下將所述第一節點的電壓與所述第二電壓端拉齊； 第二上拉和下拉單元，連接第二時鐘信號端、第一電壓端、所述第二節點和所述第二電壓端；用於在所述第二時鐘信號端的控制下將所述第二節點的電壓與所述第一電壓端拉齊，或者，在所述信號輸入端的控制下將所述第二節點的電壓與所述第一電壓端拉齊；第三上拉和下拉單元，連接第三電壓端、第四節點、第四電壓端、所述第一節點和第二時鐘信號端；用於在所述第二時鐘信號的控制下將所述第四節點的電壓與所述第三電壓端拉齊，或者，在所述第一節點的控制下將所述第四節點的電壓與所述第四電壓端拉齊； 第四上拉和下拉單元，連接第三電壓端、所述第三節點、第四節點和第四電壓端，用於在所述第三電壓端的控制下將所述第三節點的電壓與所述第三電壓端拉齊，或者，將在所述第四節點的控制下將所述第三節點的電壓與所述第四電壓端拉齊； 第五上拉和下拉單元，連接第一時鐘信號端和輸出端，所述第五上拉和下拉單元還連接所述第一節點和/或第三節點，所述第五上拉和下拉單元還連接所述第二節點和/或第四節點；用於在所述第一節點和/或第三節點的控制下將所述第一時鐘信號端的信號在所述輸出端輸出，或者在所述第二節點和/或所述第四節點的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
12.根據權利要求11所述的GOA單元，其特徵在於， 所述第一上拉和下拉單元，包括第一電晶體和第二電晶體，所述第一電晶體的源極連接所述信號輸入端，所述第一電晶體的第一柵極連接所述信號輸入端，所述第一電晶體的漏極連接所述第一節點； 所述第二電晶體的源極連接所述第一節點，所述第二電晶體的漏極連接第二電壓端，所述第二電晶體的第一柵極連接所述第二節點或所述第四節點； 所述第二上拉和下拉單元，包括第三電晶體和第四電晶體，所述第三電晶體的源極連接所述第一電壓端，所述第三電晶體的樓極連接所述第二節點，所述第三電晶體的第一柵極連接所述第二時鐘信號端； 所述第四電晶體的源極連接所述第二節點，所述第四電晶體的漏極連接所述第二電壓端，所述第四電晶體的第一柵極連接所述信號輸入端； 所述第三上拉和下拉單元，包括第五電晶體和第六電晶體，所述第五電晶體的源極連接第三電壓端，所述第五電晶體的漏極連接所述第四節點，所述第五電晶體的第一柵極連接所述第二時鐘信號端； 所述第六電晶體的源極連接所述第四節點，所述第六電晶體的漏極連接所述第四電壓端，所述第六電晶體的第一柵極連接所述第一節點； 所述第四上拉和下拉單元，包括第七電晶體和第八電晶體，所述第七電晶體的源極連接所述第三電壓端，所述第七電晶體的第一柵極連接所述第三電壓端，所述第七電晶體的漏極連接所述第三節點； 所述第八電晶體的源極連接所述第三節點，所述第八電晶體的第一柵極連接所述第四節點，所述第八電晶體的漏極連接所述第四電壓端； 所述第五上拉和下拉單元，包括第九電晶體和第十電晶體，所述第九電晶體的源極連接所述第一時鐘信號端，所述第九電晶體的第一柵極連接所述第一節點或所述第三節點，所述第九電晶體的漏極連接所述輸出端； 所述第十電晶體的源極連接所述輸出端，所述第十電晶體的第一柵極連接所述第二節點或所述第四節點，所述第十電晶體的漏極連接所述第二電壓端。
13.根據權利要求12所述的GOA單元，其特徵在於，所述第一電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體和第八電晶體中包含至少一個雙柵極電晶體時，所述至少一個雙柵極電晶體中每個電晶體還包括第二柵極，其中所述至少一個雙柵極電晶體中同一個雙柵極電晶體的第一柵極和第二柵極輸入相同的時序信號； 或者， 所述第二電晶體為雙柵極電晶體時，所述第二電晶體包括第二柵極所述第二電晶體的第二柵極連接所述第四節點或所述第二節點； 或者， 第九電晶體為雙柵極電晶體時，所述第九電晶體包括第二柵極所述第九電晶體第二柵極連接所述第三節點或所述第一節點； 或者， 第十電晶體為雙柵極電晶體時，所述第十電晶體包括第二柵極所述第十電晶體第二柵極連接所述第四節點或所述第二節點。
14.根據權利要求13所述的GOA單元，其特徵在於，所述同一個雙柵極電晶體的第二柵極連接控制信號輸入單元，所述控制信號輸入單元用於向所述同一個雙柵極電晶體的第二柵極提供與所述同一個雙柵極電晶體第一柵極相同的時序信號。
15.一種GOA電路，其特徵在於，包括串聯的至少一個權利要求6-15任一項所述的GOA單元。
16.一種顯示裝置，其特徵在於，包括:權利要求10所述的GOA電路。
17.—種驅動電路的驅動方法，其特徵在於，所述驅動電路包括至少包含一個雙柵極電晶體時，包括: 導通所述雙柵極電晶體，加速對所述雙柵極電晶體漏極控制的節點的充電或放電； 或者， 截止所述雙柵極電晶體，減少通過所述雙柵極電晶體源極控制的節點的漏電流。
18.根據權利要求17所述的方法，其特徵在於，在所述雙柵極電晶體的第一柵極和第二柵極輸入相同或者不相同的時序信號。
19.根據權利要求17所述的方法，其特徵在於，所述雙柵極電晶體的第一柵極和第二柵極連接。
【文檔編號】G09G3/20GK103927965SQ201410108691
【公開日】2014年7月16日 申請日期:2014年3月21日 優先權日:2014年3月21日
【發明者】商廣良 申請人:京東方科技集團股份有限公司