數字模擬混合式鎖相迴路的製作方法

2023-10-06 14:18:39 2

專利名稱：數字模擬混合式鎖相迴路的製作方法
技術領域：
本發明涉及鎖相迴路技術，特別是涉及利用一非整數鎖相迴路來作為 一震蕩訊號產生源的鎖相迴路。
背景技術：
請參考圖1,其所繪示為一現有模擬鎖相迴路100的方塊圖。模擬鎖相 迴路100包含一相頻檢測器(PFD) 110，用來檢測一輸入訊號S—in與一反 饋訊號S —fb的相位及頻率差異； 一電荷充放電路(charge pump) 120,用 來依據相頻檢測器110的檢測結果產生一輸出電流； 一低通濾波器130,用 來依據該輸出電流產生一控制電壓CV; —壓控制振蕩器(VCO) 140,用來 依據該控制電壓CV產生一震蕩訊號S-vco;以及一分頻器150,用來對該 震蕩訊號S-vco進行分頻，以產生該反饋訊號S-fb。
現有的模擬鎖相迴路100在電路設計上會遇到 一種兩難U i 1 ei碰a )的 情況。為了維持迴路的穩定性，模擬鎖相迴路100的迴路頻寬(loop bandwidth)應設得夠窄(例如i殳成該輸入訊號S_ in的頻率的1/10左右)， 以降低該輸入信號S_in的抖動(jitter )對模擬鎖相迴路100的影響。然 而，這會降低模擬鎖相迴路100的追蹤(tracking)效能與抑制壓控振蕩 器140的抖動的能力。這種兩難的問題在該震蕩訊號S-vco的要求頻率與 該輸入訊號S-in的頻率差異很大時會更加嚴重。例如，當模擬鎖相迴路100 應用於一液晶顯示器(LCD)的控制電路時，該輸入信號S —in (亦即水平同 步訊號，Hsync)的頻率約為15 KHz-100 KHz左右，但該震蕩訊號S_vco 所需的頻率約在13 MHz~210 MHz左右。兩者間的頻率差異可能高達數千 倍。在這類的應用中，現有的模擬鎖相迴路架構顯然無法有效地同時解決 系統穩定度、追蹤輸入訊號的效能、與抑制振蕩器訊號抖動等等的問題。

發明內容
因此，本發明的目的的一在於提供可解決上述問題的鎖相迴路。本發明的實施例中披露了一種鎖相迴路，其包含有 一數字相頻檢測
器，用以依據一輸入訊號與 一反饋訊號兩者間的相位或頻率差異產生 一 第
一檢測訊號； 一數字迴路濾波器，耦接於該數字相頻檢測器，用來依據該 第一檢測訊號產生一第一控制訊號； 一決定電路，耦接於該數字迴路濾波 器，用來依據該第一控制訊號產生一除數值； 一非整數鎖相迴路，耦接於 該決定電路，用來依據該除數值與一參考訊號產生一震蕩訊號；以及一分 頻器，耦接於該非整數鎖相迴路與該數字相頻檢測器之間，用來對該震蕩 訊號進行分頻以產生該反饋訊號；其中該非整數鎖相迴路包含一非整數分 頻器，用來依據該除數值以相位吞噬的方式對該震蕩訊號進行分頻，以產 生用來鎖定該參考訊號的一分頻訊號。


圖1為一現有模擬鎖相迴路的方塊圖。
圖2為本發明的鎖相迴路的一實施例簡化後的方塊圖。
圖3為圖2中的決定電路的一實施例的方塊圖。
附圖符號說明
100、200鎖相迴路
110、242相頻檢測器
120、262電荷充^:電^各
130、264^氐通濾波器
140壓控制振蕩器
150、250分頻器
210數字相頻檢測器
220數字迴路濾波器
230決定電路
240非整數鎖相迴路
244迴路濾波器
246可控式振蕩器
248非整數分頻器
272多相時鐘產生器274 相位選擇暨分頻器 310 三角積分調製器 320 計算單元
具體實施例方式
請參考圖2,其所繪示為本發明一實施例的鎖相迴路200簡化後的方塊 圖。如圖所示，鎖相迴路200包含有一數字相頻檢測器(digital PFD) 210、 一數字迴路濾波器(digital loop filter) 220、 一決定電3各(decision circuit) 230、 一非整數鎖相回3各(f ract ional-N PLL ) 240、以及一分頻 器250。數字相頻檢測器210用來依據一輸入訊號SI與一反饋訊號S2兩者 間的相位或頻率差異產生一第一檢測訊號。數字迴路濾波器220則用來依 據該第一檢測訊號產生一第一控制訊號。決定電路230則會依據該第一控 制訊號產生一除數值，以控制非整數鎖相迴路240的運作。非整數鎖相回 路240會依據該除數值與一參考訊號S —ref產生一震蕩訊號S-Osc。接著， 分頻器250會對該震蕩訊號S—osc進行分頻以產生該反饋訊號S2。實作上， 數字迴路濾波器220可用一比例積分控制電^各(PI control circuit)來 實現。
在本實施例中，非整數鎖相迴路240包含有一相頻檢測器(PFD) 242、 一迴路濾波器244 、 一可控式振蕩器246 、以及一非整數分頻器 (fractional-N frequency divider) 248,其中，非整悽t分頻器248會依 據決定電路230所決定的除數值，利用相位吞噬(phase swallow)及分頻 的技術手段，對可控式振蕩器246所產生的該震蕩訊號S-osc進行整數或 非整數分頻運作，以產生用來鎖定該參考訊號S_ref的一分頻訊號S-fd。 在非整數鎖相迴路240中，相頻檢測器242用來依據該參考訊號S-ref與 該分頻訊號S-fd兩者間的相位或頻率差異產生一第二檢測訊號。迴路濾波 器244用來依據該第二檢測訊號產生一第二控制訊號。可控式振蕩器246 則會用來依據該第二控制訊號調整該震蕩訊號S_osc的頻率。實作上，相 頻檢測器242、迴路濾波器244與可控式振蕩器246均可用模擬技術來實現。 例如，迴路濾波器244可利用一電荷充i丈電3各(charge pui叩)262搭配一 低通濾波器264來實現，而可控式振蕩器246則可用一壓控振蕩器(VC0) 來實現。為了解決現有模擬鎖相迴路架構在電路設計上所遇到的兩難情況，本
實施例的鎖相迴路200利用數字處理方式來抑制該輸入訊號Sl的抖動。同 時，利用一頻率遠高於該輸入訊號Sl的時鐘訊號(例如一石英震蕩訊號) 來作為該參考訊號S_ref,並將非整數鎖相迴路2"設計成具有夠寬的迴路 頻寬，以有效抑制該震蕩訊號S_osc的抖動情形。
在一實施例中，非整數鎖相迴路240中的非整數分頻器248包含一多 相時鐘產生器272以及一相位選擇暨分頻器274,如圖2所示。多相時鐘產 生器272會依據可控式振蕩器246所產生的該震蕩訊號S-Osc,產生多個不 同相位的時鐘訊號。相位選擇暨分頻器274則耦接於決定電路230與相頻 檢測器242，用來依據決,定電路230所決定的整數或非整數除數值，選擇性 地輸出該多個時鐘訊號以形成一相位吞噬訊號(phase swallowed signal )， 並對該相位吞噬訊號進行分頻以產生該分頻訊號S-fd。在實作上，可控式 振蕩器246亦可以是具有多相位輸出的一環型可控式振蕩器(ring oscillator )，用來產生包含該震蕩訊號S —osc在內的多個不同相位的時鐘 訊號。在此例中，非整數鎖相迴路240中的多相時鐘產生器272便可省略。
圖3為本發明的決定電路230的一實施例的方塊圖。在本實施例中， 決定電路230包含一三角積分調製器(sigma-delta modulator, SDM) 310， 用來依據數字迴路濾波器220所輸出的該第一控制訊號來產生一調製值； 以及一計算單元32 0，用來依據該調製值與一預定值產生該除數值。該調製 值代表除數值的應修正量，以下分別以dM、 dK來代表該應修正量的整數部 分與非整數部分，而輸入計算單元320的該預定值為一初始除數值。實作 上，該初始除數值的大小可利用固件計算的方式來決定，以下分別以MO及 KO來代表該初始除數值的整數部分與非整數部分。假設非整數分頻器248 中的多相時鐘產生器272會產生P個不同相位的時鐘訊號，則計算單元320 可依據下式來計算出 一除數值
Ml+Kl/P=MO+KO/P+(dM+dK/P) (1)
其中，Ml代表該除數值的整數部分，而Kl/P代表該除數值的非整數部分。
在每一分頻周期中，相位選擇暨分頻器274可依據計算單元320所決 定的除數值，來吞噬多相時鐘產生器272所輸出的該多個時鐘訊號中的多 個相位以形成該相位吞噬訊號，並加以分頻。如此一來，非整數分頻器248所輸出的分頻訊號S —fd的相位差(phase error)會小於該震蕩訊號S —osc 的一個訊號周期，故可提升非整數鎖相迴路240追蹤該參考訊號S-ref的 效能。在實作上，可利用非整數分頻器248所產生輸出的該分頻訊號S —fd 來作為數字迴路濾波器220與決定電路230的工作時鐘訊號(operating clock signal ),以進一步提升鎖相迴路200追蹤該輸入訊號SI的效能。
在實際應用上，前述的模擬數字混合式鎖相迴路200的架構可應用於 一液晶顯示器(LCD)的控制電路中。亦即，該輸入訊號SI可以是一水平 同步訊號Hsync',而非整數鎖相迴路240所輸出的該震蕩訊號S-Osc (或其 分頻後所得的一訊號)，則可用來作為LCD控制電路中的模擬至數字轉換器 (ADC )的取樣時鐘訊號或該if又樣時鐘訊號的lt倍頻訊號。如前述i兌明可知， 鎖相迴路200可同時有效地抑制該水平同步訊號Hsync與該取樣時鐘訊號 的抖動誤差，進而改善液晶顯示器的影像畫質。
以上所述僅為本發明的較佳實施例，凡依本發明的權利要求所做的均 等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種鎖相迴路，其包含有一數字相頻檢測器，用以依據一輸入訊號與一反饋訊號兩者間的相位或頻率差異產生一第一檢測訊號；一數字迴路濾波器，耦接於該數字相頻檢測器，用來依據該第一檢測訊號產生一第一控制訊號；一決定電路，耦接於該數字迴路濾波器，用來依據該第一控制訊號產生一除數值；一非整數鎖相迴路，耦接於該決定電路，用來依據該除數值與一參考訊號產生一震蕩訊號；以及一分頻器，耦接於該非整數鎖相迴路與該數字相頻檢測器之間，用來對該震蕩訊號進行分頻以產生該反饋訊號；其中該非整數鎖相迴路包含一非整數分頻器，用來依據該除數值以相位吞噬的方式對該震蕩訊號進行分頻，以產生用來鎖定該參考訊號的一分頻訊號。
2. 如權利要求1所述的鎖相迴路，其中該非整數鎖相迴路還包含有一相頻檢測器，用來依據該參考訊號與該分頻訊號兩者間的相位或頻率差異產生一第二檢測訊號；一迴路濾波器，耦接於該相頻檢測器，用來依據該第二檢測訊號產生一第二控制訊號；以及一可控式振蕩器，耦接於該迴路濾波器與該非整數分頻器，用來依據該第二控制訊號產生該震蕩訊號。
3. 如權利要求2所述的鎖相迴路，其中該可控式振蕩器為一環型可控式振蕩器，用來產生包含該震蕩訊號在內的多個不同相位的時鐘訊號。
4. 如權利要求3所述的鎖相迴路，其中該非整數分頻器包含有一相位選擇暨分頻器，耦接於該決定電路、該可控式振蕩器與該相頻檢測器，用來依據該除數值選擇性地輸出該多個時鐘訊號以形成一相位吞噬訊號，並對該相位吞噬訊號進行分頻以產生該分頻訊號。
5. 如權利要求1所述的鎖相迴路，其中該參考訊號的頻率高於該輸入訊號。
6. 如權利要求1所述的鎖相迴路，其中該非整數分頻器包含有一多相時鐘產生器，用來依據該震蕩訊號產生多個不同相位的時鐘訊 號；以及一相位選擇暨分頻器，耦接於該決定電路與該多相時鐘產生器，用來 依據該除數值選擇性地輸出該多個時鐘訊號以形成一相位吞噬訊號，並對 該相位吞噬訊號進行分頻以產生該分頻訊號。
7. 如權利要求1所述的鎖相迴路，其中該輸入訊號為一水平同步訊號。
8. 如權利要求1所述的鎖相迴路，其中該決定電路包含有 一三角積分調製器，耦接於該數字迴路濾波器，用來依據該第一控制訊號產生一調製值；以及一計算單元，耦接於該三角積分調製器，用來依據該調製值與一預定值產生該除數值。
9. 如權利要求1所述的鎖相迴路，其中該數字迴路濾波器為一比例積 分控制電路。
全文摘要
一種鎖相迴路，其包含有一數字相頻檢測器，用以依據一輸入訊號與一反饋訊號兩者間的相位或頻率差異產生一第一檢測訊號；一數字迴路濾波器，用來依據該第一檢測訊號產生一第一控制訊號；一決定電路，用來依據該第一控制訊號產生一除數值；一非整數鎖相迴路(fractional-NPLL)，用來依據該除數值與一參考訊號產生一震蕩訊號；以及一分頻器，用來對該震蕩訊號進行分頻以產生該反饋訊號；其中該非整數鎖相迴路包含一非整數分頻器(fractional-N frequency divider)，用來依據該除數值以相位吞噬的方式對該震蕩訊號進行分頻，以產生用來鎖定該參考訊號的一分頻訊號。
文檔編號H03L7/093GK101527568SQ20081008209
公開日2009年9月9日 申請日期2008年3月6日 優先權日2008年3月6日
發明者周裕彬, 管繼孔, 陳易謄 申請人:瑞昱半導體股份有限公司