Nand型快閃記憶體元件的寫入讀取方法及執行所述寫入讀取方法的頁緩衝區的製作方法

2023-10-06 17:53:24 3

專利名稱：Nand型快閃記憶體元件的寫入讀取方法及執行所述寫入讀取方法的頁緩衝區的製作方法
技術領域：
本發明涉及一種NAND型快閃記憶體元件(NAND flash memory device)的寫入及 讀取方法(program and read methods)及用以執行所述寫入及所述讀取方法的頁緩衝 區(page buffer),尤其涉及一種應用於一多層次單元(multi-level-cell) NAND型快閃 存儲器元件的寫入及讀取方法及用以執行所述寫入方法的頁緩衝區。
技術背景在一傳統NAND型快閃記憶體中，每一存儲單元可存儲兩種數據狀態，即可存儲「開」 狀態("ON" state)或「關」狀態("OFF" state)。信息的每一位(bit)由個別的存儲 單元的「開」、「關」狀態所定義。在傳統NAND型快閃記憶體中，為了能存儲N個位數 據(N為大於或等於2的整數)，必須使用N個個別的存儲單元。因此，如果是使用傳統 NAND型快閃記憶體，當所要存儲的數據位個數增加時，存儲單元的個數也必須跟著增 加。存儲在單一位(one-bit)存儲單元的信息決定於一存儲單元的寫入狀態(programmed status),而所述數據利用寫入(program)動作存儲至所述存儲單元。存有存儲單元狀 態的信息由一位於所述存儲單元中的電晶體的閾值電壓(threshold voltage)所決定。 閾值電壓是施加在所述電晶體的柵極與源極間，可將所述電晶體導通(turn on)的最小 電壓。為了增加存儲容量而不增加存儲單元的數目，存儲在每一存儲單元的信息可被增加 至超過兩個狀態，而非僅上述的「開j及「關j兩個狀態。如此一個「多狀態j或「多 層次單元」可以存儲超過一位(cmebit)的信息。目前最常使用的多層次單元結構是在 一個存儲單元中存儲二位(two bits)的信息，其中有四個可區別的不同狀態(four distinctly different states)需要被定義，而通常是利用以下將敘述的閾值電壓加以定義。圖l顯示根據所寫入的數據， 一存儲單元的四種閾值電壓分布圖。如圖1所示，所寫 入的數據可以以下四種電壓分布之一來表示(1)小於-2.0V的閾值電壓分布，是代表(11) 的二位數據；(2)介於0.3V及0.7V的閾值電壓分布，是代表(10)的二位數據；(3)介 於1.3V及1.7V的閾值電壓分布，是代表(01)的二位數據及(4)介於2,3V及2.7V的閾 值電壓分布，是代表(00)的二位數據。數據可基於上述四種不同閾值電壓分布而存儲
子一存儲單元中。圖2為應用在一NAND型快閃記憶體中的存儲單元陣列20 (memory cell array)中的 兩個存儲單元串(string)示意圖，其中每一存儲單元10存儲二位信息。所述存儲單元 陣列20包含串接於一位線BL1或BL2 (biUine)與一地選擇線GSL (ground selectline) 之間的複數個存儲單元IO。 一組與位線(BL1或BL2)、串選擇電晶體SST (string select transistor)及地選擇電晶體GST (ground select transistor)相串接的存儲單元IO稱為存 儲單元串，其中所述串選擇電晶體SST及所述地選擇電晶體GST用以選定用來進行寫入 的存儲單元IO，而串選擇電晶體SST的導通(turn on)或關閉(turn off)則由一串選擇 線SSL (string select line)的狀態所決定。所述串選擇電晶體SST被選擇性地切換以耦 合相關的存儲單元串及位線；所述地選擇電晶體GST則被選擇性地切換每一存儲單元串 及一共源線CSL (common source line)之間的電連接(electrical connection)。每一字 線WL1 WL16橫向連接相應存儲單元10的柵極，是施加一適當電位以進行寫入、讀取或 確認的操作。關於應用於一多層次單元NAND型快閃記憶體的寫入及讀取方法已有一些方法被提 出，將於下文陸續介紹。美國專利公開號US2005/0018488 (併入作為參考數據，以下稱 '488)揭示一種以兩頁數據寫入存儲單元的方法。首先，第一頁的數據被寫入存儲單元 的最低有效位(Least Significant Bit: LSB);之後，第二頁的數據寫入存儲單元的最髙 有效位(Most Significant Bit: MSB)。圖3為顯示'488中的寫入方法中的存儲單元狀態 轉換示意圖。參看圖3，首先在第一頁寫入操作時，存儲單元的最低有效位由(11)狀 態被寫入(programmed)至(11)狀態或(10)狀態(以箭號A表示)。接著，在第二 頁寫入操作時，存儲單元的最高有效位被寫入。在寫入最高有效位時，處於(11)狀態 的存儲單元將被寫入至(11)狀態或(01)狀態(以箭號B1表示)；處於(10)狀態的 存儲單元將被寫入至(00)狀態(以箭號B2表示)。以箭號B1及B2表示的最高有效位的 寫入操作同時進行。進行箭號B1所示的寫入操作時，位線電壓電平為OV;然而，進行 箭號B2所示的寫入操作時，位線電壓電平可調整介於一接地電位(即OV)與一電壓源 (例Vee)之間，用以減緩箭號B2所示寫入操作的速度，以配合箭號B1所示的寫入操作。 '488同時揭示一種存儲單元讀取方法，其包含一兩階段式最低有效位讀取(two-phase LSB read)及一一階段式最高有效位讀取(one-phase MSB read)。所述兩階段式最低 有效位讀取又包含一LSB1讀取及一LSB2讀取。在所述LSB1讀取期間、所述LSB2讀取 期間及所述一階段式最髙有效位讀取期間，選定字線(selected word line)分別被施加電壓Vrd3，Vrdi,及Vrd2，其中Vrd3 > Vrd2 > Vrdl (參看圖3)。
美國專利US 6,937,510 (併入作為參考數據，以下稱'510)還揭示一種以兩頁數據 寫入存儲單元的方法。圖4顯示一存儲單元可能具有的4種狀態，(0)、 (1)、 (2)及(3) 狀態，其顯示於'510中所揭示的寫入操作中的存儲單元狀態轉換圖。圖4中的閾值電壓分 布與圖3的閾值電壓分布相同。參看圖4，在第一頁寫入操作時，存儲單元的最低有效位 由(0)狀態被寫入至(0)或(1)狀態(以箭號C表示)；在第二頁寫入操作時，存儲 單元的最高有效位則被寫入。在最高有效位的寫入操作時，處於(0)狀態的存儲單元 被寫入至(0)或(2)狀態(以箭號D1表示)；處於(1)狀態的存儲單元被寫入至(1) 或(3)狀態(以箭號D2表示)。以箭號D1及D2表示的最高有效位的寫入操作同時進行。 進行箭號D2所示的寫入操作時，位線電壓電平為OV;然而，進行箭號D1所示的寫入操 作時，位線電壓電平可調整介於一接地電位(即OV)及一電壓源(例Vec)之間，用以 減緩箭號D1所示寫入操作的速度，以配合箭號D2所示的寫入操作。'510同時揭示一種存 儲單元讀取方法，其使用一三階段讀取(three-phase read)並施加電壓Vrd3， Vrd2^Vrdl 於選定字線(selected word line)上以分別區別(0)、 (1)、 (2)及(3)四種不同狀態 的存儲單元，其中￥1_￡13>￥1_(12>￥1_(11 (參看圖4)。發明內容本發明的第一目的提供一種多層次單元(nmlti-level-cell) NAND型快閃記憶體元件 的寫入方法，是先寫入存儲單元的最髙有效位，再寫入存儲單元的最低有效位，藉以減 少寫入時間(programming time)。本發明的第二目的提供一種多層次單元NAND型快閃記憶體元件的讀取方法，通過 執行一三階段最低有效位讀取(three-phase LSB read)及——階段最高有效位讀取 (one-phase MSB read),以減少讀取時間(reading time)。本發明的第三目的提供一種頁緩衝區(page buffer),用以實施所述寫入及讀取方 法，以減少寫入及讀取的時間。為達到上述目的，本發明揭示一種NAND型快閃記憶體元件的寫入讀取方法及一種 用以實施所述寫入及讀取方法的頁緩衝區。本發明揭示的寫入方法應用於一包含複數個 零存儲單元、複數個第一存儲單元、複數個第二存儲單元及複數個第三存儲單元的NAND 型快閃記憶體元件。所述寫入方法包含以下步驟(a)將所述零存儲單元、所述第一存儲單元、所述第二存儲單元及所述第三存儲單元寫入至一零狀態；(b)通過切換所述第 二存儲單元的最高有效位將所述第二存儲單元從所述零狀態寫入至一第二狀態；以及(c)通過切換所述第一存儲單元的最低有效位將所述第一存儲單元從所述零狀態寫入
至一第一狀態，同時通過切換所述第三存儲單元的最低有效位將所述第三存儲單元從所 述第二狀態寫入至一第三狀態。其中每一所述存儲單元均搭配一第一鎖存電路及一第二 鎖存電路。本發明揭示的讀取方法應用於一包含複數個零存儲單元、複數個第一存儲單元、復 數個第二存儲單元及複數個第三存儲單元的NAND型快閃記憶體元件。所述讀取方法包 含以下步驟(a)通過施加一第一確認信號及一第二確認信號至所述第一鎖存電路以讀 取所述零存儲單元、所述第一存儲單元、所述第二存儲單元及所述第三存儲單元的最高 有效位；以及(b)通過施加所述第一確認信號至一第一鎖存電路及施加一第三確認信 號至所述一二鎖存電路以讀取所述零存儲單元、所述第一存儲單元、所述第二存儲單元 及所述第三存儲單元的最低有效位。其中每一所述存儲單元均搭配一第一鎖存電路及一 第二鎖存電路。注意本文所述的零存儲單元、第一存儲單元、第二存儲單元及第三存儲單元分別代 表預定被寫入至(11)狀態、(10)狀態、(01)狀態及(00)狀態的存儲單元。本發明同時揭示一種頁緩衝區，應用在一包含複數個存儲單元的NAND型快閃記憶體元件以實施本發明的寫入及讀取方法。所述頁緩衝區包含 一第一鎖存電路、 一第二 鎖存電路、 一位線電源電路、一輸入電路及一預充電電路(prechargedrcuit)。所述第 一鎖存電路通過一第一確認信號及一第二確認信號以確認所述存儲單元。所述第二鎖存 電路通過一第三確認信號以讀取所述存儲單元的最低有效位。所述位線電源電路提供一 位線電源至一選定位線(selected bit line),其中所述選定字線搭配預定寫入的存儲單元。 所述輸入電路接收預定寫入的數據(information to be programmed)至所述存儲單元。 所述預充電電路預充電(precharge)所述選定位線。


圖l為一存儲單元的四種閾值電壓分布圖；圖2為應用在一NAND型快閃記憶體中的存儲單元陣列中的兩個存儲單元串示意圖;圖3為顯示第一常規技術的寫入方法的存儲單元狀態轉換示意圖；圖4為顯示第二常規技術的寫入方法的存儲單元狀態轉換示意圖；圖5為本發明一實施例的頁緩衝區的電路示意圖；圖6為本發明的兩頁式寫入方法的存儲單元狀態轉換示意圖；圖7為本發明最高有效位寫入操作的相關信號時序圖；圖8為本發明最低有效位寫入操作的相關信號時序圖； 圖9為使用單階段讀取的最高有效位讀取的時序圖；以及 圖10為使用三階段讀取的最低有效位讀取的時序圖。
具體實施方式
圖s為本發明一實施例的頁緩衝區s的電路示意圖。所迷頁緩衝區s包含第一鎖存電路51、第二鎖存電路52、位線電源電路53、輸入電路55、預充電電路56及位線選擇電路 54。位線選擇電路54用以決定選定位線及遮蔽位線。第一鎖存電路51及第二鎖存電路52 分別包含一鎖存器511及521。圖6為本發明的兩頁式寫入方法(two-page program method)的存儲單元狀態轉換 示意圖。在本實施例中，施加在選定字線的讀取電壓(readvoltage) Vrdl， Vrd2及Vrd3可 分別設定為0V、 1V及2V;而施加在選定字線的寫入電壓(program voltage) PGMVT0、 PGMVT1及PGMVT2可分別設定為0.3V、 1.3V及2.3V，其中寫入電壓PGMVT0、 PGMVT1及PGMVT2又可分別稱為第一寫入電壓、第二寫入電壓及第三寫入電壓。此外， 零狀態、第一狀態、第二狀態及第三狀態分別表示圖6中的(11)、 (10)、 (01)及(00) 狀態；且零存儲單元、第一存儲單元、第二存儲單元及第三存儲單元分別代表將被寫入 至零狀態、第一狀態、第二狀態及第三狀態的存儲單元。同時參考圖5及圖6。在第一頁寫入操作(first page operation)時(即由圖6中箭號 E所表示的最高有效位寫入操作)，所述第一鎖存電路51中的節點C及D以及所述第二鎖 存電路52中的節點B及A在數據輸入之前，分別設定在低電平、高電平、高電平及低電 平。處於低電平的節點A觸發信號RESET2以導通NMOS電晶體T17;處於低電平的節點 C觸發信號PLOAD至低電平以導通PMOS電晶體Tl，同時觸發一第一確認信號Sll以導 通NMOS電晶體T4。藉此，節點SO將被拉至一高電平(即Vee)且NMOS電晶體T5、 T3 及T4被導通以將節點C拉至低電平。在數據輸入期間，信號ENDI—直保持在高電平。如 果輸入數據為「0j (即低電平，此時信號ENI則為高電平)，NMOS電晶體T20及T21被 導通，使得節點D及C分別處於低電平及高電平。如果輸入數據為「1」(即高電平，此 時信號ENI則為低電平)，NMOS電晶體T20被關閉(turnoff)，使得節點C處於低電平。 之後，信號VBL1及VBL2被分別設定至低電平及高電平，以導通PMOS電晶體T9及 NMOS電晶體T12。在最高有效位寫入操作期間，如果輸入數據為「0」，將導致節點C 處於高電平且NMOS電晶體T10、 T11及T12均被導通。因此在最高有效位寫入操作期間， 節點SO將被拉至一位線電源BLPWR，此時所述位線電源BLPWR為一接地電位Vss (ground voltage)。節點SO通過導通NMOS電晶體T22以電連接位線BLE，使得位線BLE
處於所述接地電位V^藉此即可進行寫入操作。注意此時另一條位線BLO接地，以作為 一遮蔽位線(shielding bit line)。然而，如果輸入數據為「1」，將導致節點C處於低電 平且PMOS電晶體T8及T9將被導通。接著，節點SO將被拉至一電壓源Vee (source voltage),使得位線BLE也處於所述電壓源Vee;藉此禁止寫入操作的進行。注意，第二 存儲單元的最高有效位、第一存儲單元的最低有效位及第三存儲單元的最低有效位由高電平切換至低電平。圖7為選定字線電壓SWLV、第一確認信號S11及節點C的狀態在最高有效位寫入操 作的時序圖，所述時序圖包含兩個寫入期間(MP1及MP2)及兩個確認期間(MV1及 MV2)。在MP1期間， 一寫入電壓PGMV(例如19V，其大於圖6中的PGMVT0、 PGMVT1 及PGMVT2)被施加在一與被存取存儲單元(accessed memory cells)搭配的選定字線， 其中所述被存取存儲單元的最高有效位預定被寫入。在MV1及MV2期間，寫入電壓 PGMVT1 (例L3V)被施加在選定字線上且第一確認信號S11被觸發以感測存取存儲單 元的狀態。在MV1期間，節點C維持在高電平意味著最髙有效位寫入操作尚未完成。因 此，寫入操作在MP2期間內持續進行。在MV2期間，存取存儲單元的閾值電壓達到目標 值(即最高有效位寫入操作已完成)且節點C在第一確認信號S11被觸發時由高電平切換 至低電平。當(01)狀態達到時(即(11)狀態的最高有效位「1」切換至(01)的最 高有效位的「0」)，節點SO將被保持在高電平且節點C將被設定至低電平。在第二頁寫入操作(即最低有效位的寫入操作)時，使用與在最高有效位的寫入操 作時相同的字線或存取存儲單元。參考圖5及圖6，節點A、 B、 C及D的啟始狀態與最高 有效位寫入操作時相同。在數據輸入期間，信號ENDI—直保持在高電平。如果輸入數 據為「0」(即低電平，此時信號ENI則為高電平)，NMOS電晶體T20及T21被導通，使 得節點D及C分別處於低電平及高電平。如果輸入數據為「1」(即高電平，此時信號ENI 則為低電平)，NMOS電晶體T20被關閉，使得節點C處於低電平。此時，讀取電壓Vrd, 或V^ (其小於(01)狀態的閾值電壓分布)被施加在選定字線上且一第三確認信號S2 被觸發以感測存取存儲單元的狀態。如果存取存儲單元處於(11)狀態，節點SO將處於 低電平且節點B將保持在高電平。如果存取存儲單元處於(01)狀態，節點SO將處於高 電平且節點B將切換至低電平。藉此，第二存儲單元的最高有效位將被讀至第二鎖存電 路52且被鎖存在其中。即，處於(11)狀態(即零狀態)及處於(01)狀態(即第二狀 態)的存取存儲單元的最高有效位的消息被鎖存在第二鎖存電路52中。之後，信號VBL1 及VBL2將分別被設定至低電平及高電平，以導通PMOS電晶體T9及NMOS電晶體T12。最低有效位寫入操作可進一步分成LSB1寫入及LSB2寫入，其分別以圖6中的箭號F1 及F2表示。在LSB1寫入期間，輸入為「0j的數據將使得節點C處於高電平。如果存取 存儲單元處於(ii)狀態，則節點B將保持在高電平且NMOS電晶體TIO、 T11及T12將 被導通，使得節點SO將被拉至一位線電源BLPWR。因節點SO於NMOS電晶體T22導通 時電連接位線BLE,位線BLE將處於所述位線電源BLPWR的電壓電平。此時所述位線 電源BLPWR的電壓電平可調整於所述接地電位Vss及所述電壓源Vee之間，以減緩從(11) 狀態寫入至(10)狀態(參考箭號F1)的寫入速度並配合從(01)狀態寫入至(00)狀 態(參考箭號F2)的寫入時間。LSB1寫入將一直進行直到存取存儲單元均已達到(10) 狀態。在LSB2寫入期間，輸入為「0」的數據將使得節點C處於高電平。如果存取存儲 單元處於(01)狀態，則節點B將保持在低電平且NMOS電晶體TIO、 T13及T14將被導 通，使得節點SO將被拉至所述接地電位VM;藉此，位線BLE也被拉至所述接地電位Vss。 LSB2寫入將一直進行直到存取存儲單元均已達到(00)狀態。注意，在最低有效位寫 入操作時，輸入為「1」的數據將使得節點C處於低電平。參考圖5， PMOS電晶體T8及 T9將被導通。結果，節點SO將被拉至所述電壓源Vee，同時位線BLE也被拉至所述電壓源Vee;因此，將禁止最低有效位寫入操作的進行。圖8為選定字線電壓SWLV、第一確認信號Sll、第二確認信號S12及節點C的狀態於 最低有效位寫入操作的時序圖。 一兩階段確認程序(tow-phase verification,即LV1及 LV2期間或者LV3及LV4期間)用以確認所述LSB1寫入(即LV1或LV3)及所述LSB2寫 入(即LV2或LV4)。為了確認所述LSB1寫入，寫入電壓PGMVT0 (例如0.3V)被施加 在選定字線上且所述第一確認信號S11被觸發以感測存取存儲單元的狀態(此時，節點B 處於髙電平)。為了確認所述LSB2寫入，寫入電壓PGMVT2 (例如2,3V)被施加在選定 字線上且所述第二確認信號S12被觸發以感測存取存儲單元的狀態(此時，節點A處於高 電平)。當(10)狀態及(00)狀態達到時，節點C將被設定至低電平，因此進一步的寫 入操作將被禁止。注意，寫入電壓PGMV (例如19V)在LP1及LP2期間施加在選定字線 上，使得所述LSB1寫入及所述LSB2寫入可同時在LP1及LP2每一期間進行。圖9為使用單階段讀取(one phase reading)的最高有效位讀取的時序圖。在MR1 期間，第一 鎖存電路51的節點C及D通過觸發信號RESETl以導通NMOS電晶體T2而分別 被重置至高電平及低電平。在最高有效位讀取時，僅有第一鎖存電路51被使用。在MR2 期間，讀取電壓Vrd2 (例如1V)被施加在選定字線以確認存取存儲單元的狀態。因為第 二鎖存電路52沒有被重置且節點A可能處在高電平或低電平，因此第一及第二確認信號 S11及S12被觸發用以感測存取存儲單元的狀態。如果存取存儲單元處於(01)或(00)狀態，則節點SO將處於高電平且節點C則通過導通NMOS電晶體T5、 T3及T4 (或T5、 T6及T7)而被設定至低電平。如果存取存儲單元處子(11)或(10)狀態，則節點SO 將處於低電平且節點C將保持在髙電平。在MR3期間，節點C的四種狀態即為存取存儲 單元分別處於(11)、 (10)、 (01)及(00)狀態的最高有效位。圖10為使用三階段讀取(three-phase reading)的最低有效位讀取的時序圖。所述三階段讀取用以感測存取存儲單元的最低有效位，其包含LSB1讀取、LSB2讀取及LSB3讀取三個階段。參考圖10及圖6，節點A、 B、 C及D首先通過觸發信號RESET1及RESET2以導通NMOS電晶體T2及T17而分別被設定為低電平、高電平、高電平及低電平(即重置所述第一鎖存電路51及所述第二鎖存電路52)。在LSB1讀取期間，利用第一鎖存電路51。讀取電壓Vrd3 (例如2V)被施加在選定字線上用以區別處於(00)狀態的存取存儲單元及處於(01)、 (10)及(11)狀態的存取存儲單元。所述第一確認信號S11被觸發以感測存取存儲單元的狀態。如果存取存儲單元處於(00)狀態，則節點C通過導通NMOS電晶體T5、 T3及T4而切換至低電平。如果存取存儲單元處於(11)、 (10)或(01)狀態，則節點SO將切換至低電平且節點C保持在高電平。在LSB2讀取期間，利用第二鎖存電路52。讀取電壓Vrd2 (例如1V)被施加在選定字線上用以區別處於(10)或(11)狀態的存取存儲單元及處於(01)或(00)狀態的存取存儲單元。所述第三確認信號S2被觸發以感測存取存儲單元的狀態。如果存取存儲單元處於(01)或(00)狀態，則節點SO為高電平且節點B切換至低電平。如果存取存儲單元處於(11)或(10)狀態，則節點SO被拉至低電平且節點B保持在高電平。在LSB3讀取期間，利用第一鎖存電路51。讀取電壓Vnn (例如OV)被施加在選定字線上用以區別處於(11)狀態的存取存儲單元及處於其它狀態的存取存儲單元。所述LSB2讀取的結果被反饋以控制所述LSB3讀取中的感測動作。再次地，所述第一確認信號S11用以感測存取存儲單元的狀態。有關存取存儲單元的最低有效位的感測動作摘要如下。如果存取存儲單元處於(00)狀態，節點C已在所述LSB讀取期間被設定為低電平。如果存取存儲單元處於(01)狀態，節點SO在所述LSB3讀取期間處於高電平，然而節點B在所述LSB2讀取期間被設為低電平；因此，節點C將保持在高電平。如果存取存儲單元處於(10)狀態，節點SO在所述LSB3讀取期間處於高電平且節點B在所述LSB2讀取期間及所述LSB1讀取時間被設為高電平；因此，節點C被設為低電平。如果存取存儲單元處於(ll)狀態，節點SO在所述LSB3讀取期間處於低電平且節點B在所述LSB2讀取期間及所述LSB1讀取時間均為高電平；因此，節點C將保持在高電平。結果，當存取存儲單元處於(00)、 (01)、 (10)及(11)狀態時，節點C的狀態分別為「0j、 「1」、「0j及「1」。即，節點C的輸出即為存取存儲器的最低有效位。此外，存儲單元的每一最高有效位及每一最低有效位均經由第一鎖存 電路51中的鎖存器(latch) Sll輸出(參看圖5)。經由上述關於本發明多層次單元NAND型快閃記憶體元件寫入及讀取方法的詳細說 明之後，以下簡述各確認信號Sll、 S12及S2的技術特徵。第一確認信號S11用以確認處 於第二狀態存儲單元的最高有效位(參看圖7的MV1及MV2期間)，且用以確認處於第一 狀態存儲單元的最低有效位(參看圖8的LV1及LV3期間)。第二確認信號S12用以確認處 於第三狀態存儲單元的最低有效位(參看圖8的LV2及LV4期間)。第三確認信號S2用以 讀取處於第二及第三狀態的存儲單元的最低有效位(參看圖10的LSB2讀取及LSB3讀取 期間)。本發明的技術內容及技術特點已揭示如上，然而所屬領域的技術人員仍可能基於本 發明的教示及揭示而作種種不背離本發明精神的替換及修改。因此，本發明的保護範圍 應不限於實施例所揭示的內容，而應包括各種不背離本發明的替換及修改，並為所附的 權利要求書所涵蓋。
權利要求
1.一種寫入一NAND型快閃記憶體元件的方法，所述NAND型快閃記憶體元件包含複數個零存儲單元、複數個第一存儲單元、複數個第二存儲單元及複數個第三存儲單元，每一所述存儲單元均搭配一第一鎖存電路及一第二鎖存電路，所述寫入方法的特徵在於包含以下步驟(a)將所述零存儲單元、所述第一存儲單元、所述第二存儲單元及所述第三存儲單元寫入至一零狀態；(b)通過切換所述第二存儲單元的最高有效位將所述第二存儲單元從所述零狀態寫入至一第二狀態；以及(c)通過切換所述第一存儲單元的最低有效位將所述第一存儲單元從所述零狀態寫入至一第一狀態，同時通過切換所述第三存儲單元的最低有效位將所述第三存儲單元從所述第二狀態寫入至一第三狀態。
2. 如權利要求1所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於另外包 含通過施加一第一確認信號至所述第一鎖存電路及施加一第二寫入電壓至一與所 述第二存儲單元搭配的選定字線以確認所述第二存儲單元的確認步驟，所述確認步 驟在步驟(b)與(c)之間。
3. 如權利要求2所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於另外包 含以下步驟-通過施加所述第一確認信號至所述第一鎖存電路及施加一第一寫入電壓至一與 所述第一存儲單元搭配的選定字線以確認所述第一存儲單元；以及通過施加所述第二確認信號至所述第一鎖存電路及施加一第三寫入電壓至一與 所述第三存儲單元搭配的選定字線以確認所述第三存儲單元。
4. 如權利要求1所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於所述第 二存儲單元的最高有效位、所述第一存儲單元的最低有效位及所述第三存儲單元的最低有效位由一高電平切換至一低電平。
5. 如權利要求1所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於一位線 電源在寫入所述第二存儲單元及寫入所述第一存儲單元期間施加於複數條位線。
6. 如權利要求5所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於所述位 線電源可調整介於一接地電位與一電壓源之間，用以減緩寫入所述第一記單元的速 度。
7. 如權利要求1所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於寫入所 述第一存儲單元的時間可調整，用以配合寫入所述第三存儲單元的時間。
8. 如權利要求1所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於每一處 於所述零狀態及所述第二狀態的所述存儲單元的最高有效位均被鎖存在相對應的 第二鎖存電路。
9. 如權利要求8所述的寫入所述NAND型快閃記憶體元件的方法，其特徵在於每一處 於所述零狀態及所述第二狀態的存儲單元的最高有效位的狀態均通過一第三確認 信號所感測。
10. —種讀取一NAND型快閃記憶體元件的方法，所述NAND型快閃記憶體元件包含復 數個零存儲單元、複數個第一存儲單元、複數個第二存儲單元及複數個第三存儲單 元，每一所述存儲單元均搭配一第一鎖存電路及一第二鎖存電路，所述讀取方法的 特徵在於包含以下步驟(a) 通過施加一第一確認信號及一第二確認信號至所述第一鎖存電路以讀取所 述零存儲單元、所述第一存儲單元、所述第二存儲單元及所述第三存儲單元的最高 有效位；以及(b) 通過施加所述第一確認信號至所述第一鎖存電路及施加一第三確認信號至 所述第二鎖存電路以讀取所述零存儲單元、所述第一存儲單元、所述第二存儲單元 及所述第三存儲單元的最低有效位。
11. 如權利要求10所述的讀取所述NAND型快閃記憶體元件的方法，其特徵在於步驟(b)包含以下步驟通過施加一第三讀取電壓至與所述第三存儲單元搭配的選定字線以讀取所述第 三存儲單元的最低有效位；通過施加一第二讀取電壓至與所述第二存儲單元搭配的選定字線以讀取所述第 二存儲單元的最低有效位；以及通過施加一第一讀取電壓至與所述第一存儲單元搭配的選定字線以讀取所述零 存儲單元及所述第一存儲單元的最低有效位。
12. 如權利要求10所述的讀取所述NAND型快閃記憶體元件的方法，其特徵在於每一最 低有效位及每一最高有效位均經由所述第一鎖存電路中的一鎖存器而輸出。
13. 如權利要求10所述的讀取所述NAND型快閃記憶體元件的方法，其特徵在於另外包 含在步驟(a)之前，重置所述第一鎖存電路的步驟。
14. 如權利要求10所述的讀取所述NAND型快閃記憶體元件的方法，其特徵在於另外包 含在步驟(a)與(b)之間，童置所述第一鎖存電路及所述第二鎖存電路。
15. —種頁緩衝區，應用於一包含複數個存儲單元的NAND型快閃記憶體元件，所述頁 緩衝區的特徵在於包含一第一鎖存電路，通過一第一確認信號及一第二確認信號以確認所述存儲單元； 一第二鎖存電路，通過一第三確認信號以讀取所述存儲單元的最低有效位；一位線電源電路，提供一位線電源至一選定位線，其中所述選定位線搭配預定寫入的存儲單元；一輸入電路，接收預定寫入的數據至所述存儲單元；以及 一預充電電路，預充電所述選定位線。
16. 如權利要求15所述的頁緩衝區，其特徵在於另外包含一位線選擇電路，用以決定所述選定位線及一遮蔽位線。
17. 如權利要求15所述的頁緩衝區，其特徵在於所述第一確認信號用以確認處於一第二 狀態的存儲單元的最高有效位及確認處於一第一狀態的存儲單元的最低有效位。
18. 如權利要求15所述的頁緩衝區，其特徵在於所述第二確認信號用以確認處於一第三狀態的存儲單元的最低有效位。
19. 如權利要求15所述的頁緩衝區，其特徵在於所述第三確認信號用以讀取處於一第二 狀態及一第三狀態的存儲單元的最低有效位。
20. 如權利要求15所述的頁緩衝區，其特徵在於所述位線電源可調整於一接地電位至一 電壓源之間。
全文摘要
本發明揭示一包含複數個存儲單元的多層次單元NAND型快閃記憶體元件的寫入及讀取方法為減少寫入及讀取時間。寫入方法包含步驟(a)將所有存儲單元寫入至一零狀態；(b)切換第二存儲單元的MSB將其從零狀態寫入至一第二狀態；以及(c)切換第一存儲單元的LSB將其從零狀態寫入至一第一狀態，同時切換第三存儲單元的LSB將其從第二狀態寫入至一第三狀態。讀取方法包含步驟(d)執行一三階段(three-phase)最低有效位讀取；以及(e)執行一一階段(one-phase)最高有效位讀取。本發明還揭示一種用以執行所述寫入方法及所述讀取方法的頁緩衝區。
文檔編號G11C11/56GK101154443SQ20061014041
公開日2008年4月2日 申請日期2006年9月30日 優先權日2006年9月30日
發明者吳福安, 汪若瑜, 陳宗仁 申請人:晶豪科技股份有限公司