電壓電平轉換器的製作方法
2023-09-24 13:13:35
專利名稱：電壓電平轉換器的製作方法
技術領域：
本發明涉及一種電壓電平轉換器，特別是涉及一種能降低輸出端的噪聲及抖動(jitter)現象的電壓電平轉換器。
背景技術：
以現代集成電路系統而言，其核心邏輯單元及輸入/輸出單元通常使用兩種不同的供應電壓。以0.13μm工藝為例，核心邏輯單元通常被供以1.2伏特的電壓，而輸入/輸出單元則通常被供以3.3伏特的電壓。由於操作電壓的不同，核心邏輯單元與輸入/輸單元之間需設以一轉換電路，以使1.2伏特電壓能轉換成3.3伏特，此一轉換電路一般稱作「電壓電平轉換器」。
圖1所示為一種傳統電壓電平轉換器10，其包含PMOS電晶體PG1及PG2、NMOS電晶體NG1及NG2與一反相器INV，其中所述PMOS電晶體PG1及PG2稱作上拉電晶體，所述NMOS電晶體NG1及NG2則稱為下拉電晶體。現令供應電壓VccH為3.3伏特，而輸入端I的輸入電壓為一介於0至1.2伏特間的矩形波。當輸入電壓Vin由低電平的0伏特變換至高電平的1.2伏特時，NMOS電晶體NG1被導通，且PMOS電晶體PG2的柵極變為低電平而使PMOS PG2導通，故輸出端0的輸出為一高電平的3.3伏特電壓。因此，電壓電平轉換器將1.2伏特的輸入電壓Vin轉換為3.3伏特的輸出電壓Vout。然而，由於0伏特不能瞬間轉換至1.2伏特，因此轉換期間所經過的較低輸入電壓Vin可能無法使各PMOS電晶體PG1及PG2與NMOS電晶體NG1及NG2達到實際開關動作，因只有其柵極被充電至臨界電壓(約0.8伏特)以上方能達開關結果。另外，PMOS電晶體PG2及NMOS電晶體NG2在分別趨向於導通及截止與分別趨向於截止及導通的過程中對於輸出電壓Vout的上拉及下拉有互相競爭的現象，因此輸出電壓Vout在轉變成低電平時速度較慢，波形亦因此失真。如圖2的輸入電壓Vin及輸出電壓Vout波形所示，輸入電壓Vin在由低電平轉換至高電平時，輸出電壓Vout於一延遲時間Tr後才拉升至高電平；且輸入電壓Vin在轉換至低電平時，輸出電壓Vout於一延遲時間Tf後才降至低電平。因此，輸出波相較於輸入波存有失真情形。
當輸入的Vin產生噪聲而無法很準確維持為一定值時，此一因互相競爭而產生的失真不隨之改變，最後使輸出的轉換時間漂移，這一般稱作「抖動」現象，一般皆希望將之降低以獲得與輸入波相同的輸出波。另外，當輸入波存在噪聲時，電壓電平轉換器的各電晶體的開關情形與無噪聲時不盡相同，故輸出波會隨時間變動，且此變動亦是一般希望加以降低的。
此外，由於NMOS電晶體NG1，NG2所承受的最高電壓約為2.5伏特，因此其柵極需製作得較厚，故其臨界電壓亦較高。此時，較低的輸入電壓Vin不能使NMOS電晶體NG1，NG2導通，故NMOS電晶體NG1，NG2的切換速度慢。因此，下拉電晶體NG1，NG2的柵極厚度以較低為佳，以使其切換速度獲得改善。
鑑於上述，需要提供一種具有較低柵極厚度的下拉電晶體、並具有降低噪聲及抖動的影響的電壓電平轉換器。
發明內容
本發明提出一種具有較低柵極厚度的下拉電晶體的電壓電平轉換器。
本發明的提出一種具有較低輸出端噪聲及抖動現象的電壓電平轉換器。
本發明的電壓電平轉換器包含一上拉電路、一壓降電路及一下拉電路，其中該壓降電路用以降低該下拉電路所承受的電壓，故該下拉電路中NMOS電晶體的柵極厚度得以降低。
本發明的電壓電平轉換器包含一上拉電路、一壓降電路、一路徑切割電路及一下拉電路，其中該路徑切割電路的一NMOS電晶體在該輸入電壓轉換電平時將對應該NMOS電晶體的上拉電路及下拉電路的電流路徑切斷，故該上拉及下拉電路的競爭現象不再出現，該輸出電壓的噪聲及抖動現象得以降低。
本發明的目的、優點及原理將經由結合附圖對較佳實施例的詳述而說明。
在結合附圖對下述較佳實施例的詳細說明後，本發明的上述及其它目的及特徵將變得凸顯易懂，其中
圖1為傳統電壓電平轉換器的示意圖；圖2為圖1的電壓電平轉換器的波形示意圖；圖3為本發明的一電壓電平轉換器實施例的示意圖；圖4為本發明的另一電壓電平轉換器實施例的示意圖；圖5a為本發明的另一電壓電平轉換器實施例的一主轉換級的示意圖；圖5b為本發明的該另一電壓電平轉換器實施例的一輸入緩衝級的示意圖；圖5c為本發明的該另一電壓電平轉換器實施例的一輸出緩衝級的示意圖；及圖6為圖5的電壓電平轉換器及傳統電壓電平轉換器的抖動程度比較圖。
附圖符號說明10 傳統電壓電平轉換器30 電壓電平轉換器31 上拉電路 33 壓降電路34 下拉電路 42 路徑阻隔電路50 電壓電平轉換器51 輸入級緩衝電路52 輸出級緩衝電路52』 第一輸出緩衝電路52」 第二輸出緩衝電路 GND 地INV反相器NG1，NG2 NMOS電晶體PG1，PG2 PMOS電晶體P1，P2，P3，P4，P5，P6，P7，P8，P9，P10 PMOS電晶體N1，N2，N3，N4，N5，N6，N7，N8，N9，N10，N11，N12 NMOS電晶體具體實施方式
請參閱圖3，圖中所示為本發明的電壓電平轉換器的一實施例。如圖所示，該電壓電平轉換器30具有一上拉電路31、一壓降電路33、一下拉電路34，該上拉電路31具有二個PMOS電晶體P1及P2，該壓降電路33具有四個NMOS電晶體N1，N2，N3及N4，該下拉電路34則具有二個NMOS電晶體N5及N6。在本實施例中，一直流電壓VPPIN及一直流電壓源VDDIN被提供為電壓電平轉換器30的操作電壓，而NMOS電晶體N5及N6接至地GND，用以驅動電壓電平轉換器30將一輸入電壓Vin轉換成一輸出電壓Vout，其中直流電壓VPPIN為3.3伏特，直流電壓VDDIN為1.2伏特，輸入電壓Vin為介於0伏特及1.2伏特間的矩形波，輸出電壓Vout則為介於0伏特及3.3伏特間的對應波。此外，該電壓電平轉換器還包含一反相器INV(圖中未示)，用以提供一與該輸入電壓Vin反相的輸入電壓Vinb，輸入電壓Vinb的輸出為一輸出電壓Voutb。
現假設輸入電壓Vin正由高電平轉換至低電平，此時另一輸入電壓Vinb正由低電平轉換至高電平，NMOS電晶體N5正由截止狀態轉變至導通狀態，NMOS電晶體N6則正由導通狀態傳變至截止狀態，但當該二NMOS電晶體N5，N6的柵極電壓分別在未超過一臨界電壓(約0.7伏特)及降至該臨界電壓以下前卻無法導通及截止。此時，輸出電壓Vout正欲由高電平轉換至低電平，PMOS電晶體P2正欲由截止狀態轉換至導通狀態。另一方面，輸出電壓Voutb正欲由低電平轉換至高電平，PMOS電晶體P1正欲由導通狀態轉換至截止狀態。當NMOS電晶體N5真正導通後，輸出電壓Vout降至低電平，故PMOS電晶體P2變為導通狀態。另一方面，當NMOS電晶體N6真正截止後，輸出電壓Voutb升至高電平，故PMOS電晶體P1變為截止狀態。因此，輸入電壓Vin在為低電平的0伏特時，輸出電壓Vout亦為低電平0伏特；而輸入電壓Vinb在為高電壓電平的1.2伏特時，輸出電壓Voutb亦為高電平的3.3伏特。如此，電壓電平轉換的目的便實現。
此外，在壓降電路33中，NMOS電晶體N1，N2具有厚柵極(臨界電壓約為0.8伏特)，而NMOS電晶體N3，N4則具有薄柵極(臨界電壓約為0.7伏特)，故該壓降電路33在NMOS電晶體N5，N6不導通時對上拉電路31所提供的電壓加以約1.5伏特的壓降，在NMOS電晶體N5，N6導通時則不提供以壓降。因此，下拉電路34中NMOS電晶體N5，N6的柵極可以較薄，並可為輸入電壓Vin在切換至高電平時的較低較電壓所導通，故NMOS電晶體N5，N6的導通速度較快。或者，NMOS電晶體N1、N2、N3、N4各以一二極體(圖中未示)代用，因NMOS電晶體N1、N2、N3及N4的功能即各在於提供一電壓降(即一二極體的電壓降)。
請參閱圖4所示，其為本發明的電壓電平轉換器的另一實施例。在本實施例中，該電壓電平轉換器的所有組件與所提供的直流電壓皆與圖3所示實施例相同，但另加以一路徑阻隔電路42。該路徑阻隔電路42設於上拉電路31及壓降電路33之間，並包含PMOS電晶體P3及P4。當輸入電壓Vin由低電平轉換至高電平時，NMOS電晶體N6正欲由截止狀態轉變為導通狀態，且PMOS電晶體P1正欲由截止狀態轉變為導通狀態，而PMOS電晶體P3正欲由導通狀態轉變為截止狀態。當輸入電壓Vin升高至足以截止PMOS電晶體P3時，PMOS電晶體P1至NMOS電晶體N5的電流路徑被切斷，故PMOS電晶體P1不再能將輸出電壓Vout往上拉，但NMOS電晶體N5則繼續將輸出電壓Vout往下拉，即PMOS電晶體P1不再參與競爭。因此，輸出電壓Vout在PMOS電晶體P3截止後迅速降至低電平，也因此本發明的電壓位移準轉換器較不易因Vin的不穩而有輸出轉換時間的抖動。
請參閱圖5a、圖5b及圖5c，其為本發明的電壓電平轉換器的另一實施例。在本實施例中，電壓電平轉換器50是由圖3及圖4所示實施例的電壓電平轉換器(圖5a)加以一輸入級緩衝電路51(圖5b)及一輸出級緩衝電路52(圖5c)而成(以下並稱圖5)。如圖所示，輸入級緩衝電路51包含PMOS電晶體P5及P6與NMOS電晶體N7及N8，輸出級緩衝電路52則包含一第一輸出緩衝電路52』及一第二輸出緩衝電路52」，其中該第一輸出緩衝電路52』包含PMOS電晶體P7及P8與NMOS電晶體N9及N10，該第二輸出緩衝電路52」則包含PMOS電晶體P9及P10與NMOS電晶體N11及N12。該電壓電平轉換器50及該輸入級緩衝電路51與輸出級緩衝電路52的提出是用以使圖3及圖4中輸出電壓Vout，Voutb便於量測，其中輸入級緩衝電路51及第一輸出緩衝電路52』與第二輸出緩衝電路52」皆各以二個同向串接的反相門代用，以分別提供經緩衝的輸入訊號Vin2及經緩衝的輸出訊號Voutb與Vout。此外，輸出電壓Voutb是由NT2節點經由第一輸出緩衝電路52』而獲得，輸出電壓Vout則是由NT1節點經由第二輸出緩衝電路52」而獲得。
請參閱圖6，其為自圖5的電壓電平轉換器及圖1的傳統電壓電平轉換器所得的模擬波形圖，其中圖1的傳統電壓電平轉換器亦加以如圖5所述的輸入級及輸出級緩衝電路，以與圖5的電壓電平轉換器進行比較。圖5的電壓電平轉換器的輸入電壓波形以Vin表示，另一輸入電壓以Vinb表示，其中Vinb的高電平會變動為仿真電壓源的噪聲。PMOS電晶體P2及P4間的X節點的電壓以Vx表示，NT2節點的電壓以VNT2.N表示，一輸出電壓以Vout.N，而其抖動程度則以J.N表示；傳統電壓電平轉換器的輸出電壓以VNT2.0表示，輸出電壓以Vout.0表示，而抖動程度則以J.0表示。由圖可知，當輸入電壓Vin由低電平轉換至高電平時，圖5的電壓電平轉換器的NT2節點電壓以較快速降至低電平，這是因為前述PMOS電晶體P4截止而切斷PMOS電晶體P2及NMOS電晶體N6的電壓上拉與下拉競爭的緣故，由X節點的波形Vx即可獲得證實，其中Vx波形在下降一定程度後即不再下降，因其不再隨NMOS電晶體N6的導通而使電壓繼續下降。由於PMOS電晶體P2不再與NMOS電晶體N6的電壓下拉行為競爭，故NMOS電晶體N6迅速下拉VNT2.N的電壓。由圖可知，VNT2.N的電壓確實難以量測，而再加入輸出級緩衝電路的輸出電壓Vout則易於被量測，此即前述加入輸入及輸出級緩衝電路的緣故。最後請參閱J.0及J.N的波形，其中J.N較J.0所顯示的抖動程度明顯的低，即本發明的電壓電平換器的抖動程度較傳統的要低，其中抖動程度的定義為輸出電壓Vout.x及Vout.N與一理想輸出波形的差異。
本發明已以數個特定實施例描述於上，本領域的技術人員可以在不脫離本發明精神及範圍的前提下加以改變或修改。例如，所述電晶體可以以能達到相同功能的三端開關組件代用。此外，本發明的運作原理亦可應用於輸出電壓小於輸入電壓的電壓電平轉換器，此時無需壓降電晶體的存在，且所用的直流電壓可加適當調整，以使電路能夠正常運作並實現所需結果為原則。因此，本發明的精神及範圍不僅限於前述說明，而是以後附的權利要求定義的。
權利要求
1.一種電壓電平轉換裝置，用以將一輸入電壓轉換成一輸出電壓，包含有一上拉電路，連接至一第一電壓源，用以上拉該輸出電壓；一壓降電路，連接至該上拉電路，用以提供壓降；以及一下拉電路，其中該下拉電路連接於該壓降電路及接地端間，用以下拉該輸入電壓；其中該上拉電路經過一第一節點以及一第二節點與該壓降電路連接，該電壓電平轉換裝置有一第一輸出端以及一第二輸出端分別經由該第一節點以及一第二節點輸出。
2.如權利要求1所述的電壓電平轉換裝置，其中該上拉電路包含有一第一上拉電晶體以及一第二上拉電晶體；其中該第一上拉電晶體的源極端連接至該第一電壓源，漏極端經過該第一節點連接至該壓降電路，柵極端經過該第二節點連接至該第二輸出端；其中該第二上拉電晶體的源極端連接至該第一電壓源，漏極端經過該第二節點連接至該壓降電路，柵極端經過該第二節點連接至該第二輸出端。
3.如權利要求2所述的電壓電平轉換裝置，其中該壓降電路包含有一第一壓降電晶體，一第二壓降電晶體，一第三壓降電晶體，以及一第四壓降電晶體；其中該第一壓降電晶體的漏極端經過該第一節點連接至該第一上拉電晶體的漏極端，柵極端連接該第一電壓源，源極端連接至該第三壓降電晶體的漏極端；其中該第二壓降電晶體的漏極端經過該第二節點連接至該第二上拉電晶體的漏極端，柵極端連接該第一電壓源，源極端連接至該第四壓降電晶體的漏極端；其中第三壓降電晶體的漏極端連接至該第一壓降電晶體的源極端，柵極端連接該一第二電壓源，源極端連接至該下拉電路；其中第四壓降電晶體的漏極端連接至該第四電晶體的源極端，柵極端連接該第二電壓源，源極端連接至該下拉電路。
4.如權利要求3所述的電壓電平轉換裝置，其中該第一壓降電晶體以及該第二壓降電晶體為厚柵極的NMOS電晶體，該第三壓降電晶體以及該第四壓降電晶體為薄柵極的NMOS電晶體。
5.如權利要求1所述的電壓電平轉換裝置，其中該下拉電路包含有一第一下拉電晶體，以及一第二下拉電晶體；其中該第一上拉電晶體的漏極端連接至該壓降電路，柵極端連接至該第一輸入端，源極端接地；其中該第二上拉電晶體的漏極端連接至該壓降電路，柵極端連接至該第二輸入端，源極端接地。
6.如權利要求5所述的電壓電平轉換裝置，其中該下拉電路還包含有一反向器，該反向器使得輸入至該第二輸入端的輸入電壓反向於輸入該第一輸入端的輸入電壓。
7.如權利要求1所述的電壓電平轉換裝置，其中該電壓電平轉換裝置還包含一路徑阻隔電路連接於該上拉電路以及該壓降電路間，用以阻隔該上拉電路與該下拉電路間的電流路徑。
8.如權利要求7所述的電壓電平轉換裝置，其中該路徑阻隔電路包含有一第一阻隔電晶體以及一第二阻隔電晶體；其中該第一阻隔電晶體的源極端連接至該上拉電路，柵極端連接至該第一輸入端，漏極端經過該第二輸出端連接至該壓降電路；其中該第二阻隔電晶體的源極端連接至該上拉電路，柵極端連接至該第二輸入端，漏極端經過該第一輸出端連接至該壓降電路。
9.如權利要求7所述的電壓電平轉換裝置，其中還包含有一輸入級緩衝電路，其中該輸入級緩衝電路包含有一第一緩衝電晶體，一第二緩衝電晶體，一第三緩衝電晶體，以及一第四緩衝電晶體；其中該第一緩衝電晶體的源極端與該第二緩衝電晶體的源極端相連並連接至該第一電壓源，該第三緩衝電晶體以及該第四緩衝電晶體的源極端接地，該第一緩衝電晶體的柵極端經過該第二輸入端連接至該第三緩衝電晶體的柵極端，該第二緩衝電晶體的柵極端經過該第二輸入端連接至該第四緩衝電晶體的柵極端，該第一緩衝電晶體的漏極端經過該第一輸入端連接至該第三緩衝電晶體的漏極端，該第二緩衝電晶體的漏極端經過該第一輸入端連接至該第四緩衝電晶體的漏極端。
10.如權利要求7所述的電壓電平轉換裝置，其中還包含有一第一輸出級緩衝電路，連接於該第一節點與該第一輸出端間；以及一第二輸出級緩衝電路，連接於該第二節點以及該第二輸出端間。
11.如權利要求10所述的電壓電平轉換裝置，其中該第一輸出級緩衝電路以及該第二輸出級緩衝電路為兩個同向串接地反相門。
12.如權利要求10所述的電壓電平轉換裝置，其中該第一輸出極緩衝電路以及該第二輸出級緩衝電路皆包含有一第五緩衝電晶體，一第六緩衝電晶體，一第七緩衝電晶體以及一第八緩衝電晶體；其中該第五緩衝電晶體以及該第六緩衝電晶體的源極端分別連接至該第一電壓源，該第七緩衝電晶體以及該第八緩衝電晶體的源極端分別接地，該第五緩衝電晶體，該第六緩衝電晶體，該第七緩衝電晶體以及該第八緩衝電晶體的源極端互相連接。
13.如權利要求12所述的電壓電平轉換裝置，其中該第五緩衝電晶體的柵極端經過該第一輸出端連接至該第七緩衝電晶體的柵極端，該第六緩衝電晶體的柵極端經過該第一輸出端連接至該第八緩衝電晶體的柵極端。
14.如權利要求13所述的電壓電平轉換裝置，其中該第五緩衝電晶體的柵極端經過該第二輸出端連接至該第七緩衝電晶體的柵極端，該第六緩衝電晶體的柵極端經過該第二輸出端連接至該第八緩衝電晶體的柵極端。
15.一種電壓電平轉換器，用以將一輸入電壓轉換為一標的電壓與一接地電壓，該電壓電平轉換器包含一第一電路，包含一第一電平上拉電晶體；一第一路徑切割電晶體；以及一第一下拉電晶體；其中該第一電平上拉電晶體，該第一路徑切割電晶體，該第一壓降提供電晶體，以及該第一下拉電晶體依序串接至一接地端；一第二電路，包含一第二電平上拉電晶體；一第二路徑切割電晶體；以及一第二下拉電晶體；其中該第二電平上拉電晶體，該第二路徑切割電晶體，該第二壓降提供電晶體，以及該第二下拉電晶體依序串接至該接地端，該第二上拉電晶體的柵極耦合於一第一節點，該第一上拉電晶體的柵極耦合於一第二節點；以及一標的直流電壓源，連接該第一電路及該第二電路的接地端的一側，以提供工作電壓，以及提供該第一壓降提供電晶體及第二壓降提供電晶體的柵極電壓；其中該輸入電壓由該第一下拉電晶體的柵極端及該第一路徑切割電晶體的柵極端饋入，該輸入信號的反相信號由該第二下拉電晶體的柵極端及該第二路徑切割電晶體的柵極端饋入；其中當該輸入電壓為高電平時，該第二節點輸出該標的電壓，當該輸入電壓為低電壓電平時，該第二節點輸出該接地電壓；其中當該輸入電壓由該高電平切換至該低電平時，該第二路徑切割電路截止，該第二上拉電晶體不將該輸出電壓上拉，只由該第二下拉電晶體將該輸入電壓下拉。
16.如權利要求15所述的電壓電平轉換器，其中該第一節點為該第一路徑切割電晶體與該第一下拉電晶體的連接點，該第二節點為該第二路徑切割電晶體與該第二下拉電晶體的連接點。
17.如權利要求15所述的電壓電平轉換器，其中該第一電路還包含有一第一壓降提供電晶體，該第二電路還包含有一第二壓降提供電晶體。
18.如權利要求17所述的電壓電平轉換器，其中該第一節點為該第一路徑切割電晶體與該第一壓降提供電晶體的連接點，該第二節點為該第二路徑切割電晶體與該第二壓降提供電晶體的連接點。
全文摘要
披露了一種電壓電平轉換器，其包含一上拉電路、一路徑切割電路、一壓降電路及一下拉電路，並用以將一輸入電壓轉換成一不同電平的輸出電壓。由於該壓降電路的存在，該下拉電路的電晶體所接收的電壓較低，故得以薄柵極電晶體為之，有助於電晶體切換速度的改善。此外，由於該路徑切割電路在該輸入電壓轉換電平時將該上拉電路與該下拉電路隔離，該上拉及下拉電路的競爭現象不再出現，故該輸出電壓的噪聲及抖動現象得以降低。
文檔編號H03K19/0185GK1764069SQ20051010882
公開日2006年4月26日 申請日期2005年9月30日 優先權日2005年9月30日
發明者黃超聖 申請人:威盛電子股份有限公司