使用組合間隔件的rram結構和工藝的製作方法

2023-09-24 04:33:20 6

使用組合間隔件的rram結構和工藝的製作方法
【專利摘要】一種存儲單元及其形成方法。該存儲單元包括：形成於第一介電層中的開口中的第一電極，第一介電層形成於包括金屬層的襯底上，開口被配置為允許第一電極與金屬層之間的物理接觸，第一電極具有第一寬度W1並延伸超過開口限定的區域一段距離；形成於第一電極上並具有與第一寬度W1基本相同的寬度的電阻層；具有小於第一寬度W1的第二寬度W2並形成於電阻層上的覆蓋層；形成於覆蓋層上並具有與第二寬度W2基本相同的寬度的第二電極；在第一寬度W1與第二寬度W2之間形成於電阻層上並具有至少兩個不同的介電層的第一組合間隔區；以及連接到第二電極的通孔。本發明還公開了使用組合間隔件的RPAM結構和工藝。
【專利說明】使用組合間隔件的RRAM結構和工藝

【技術領域】
[0001]本發明總的來說涉及半導體領域，更具體地，涉及使用組合間隔件的RRAM結構和工藝。

【背景技術】
[0002]在過去的幾十年間，半導體集成電路產業經歷了快速成長。半導體材料和設計中的技術進步已經生產了越來越小且越來越複雜的電路。由於加工和製造技術也經歷了技術進步，使得這些材料和設計的進步成為可能。在半導體的發展進程中，隨著能夠被可靠地製造的最小元件的尺寸的縮小，每個單位面積的互連器件的數量得以增加。
[0003]半導體中的很多技術進步發生在存儲設備領域。阻變存儲器(RRAM)是非易失性類型的存儲器，其是存儲技術未來發展的一個可能方向。通常，RRAM單元一般使用電介質材料，雖然電介質材料通常是絕緣的，但可通過施加特定電壓之後形成的細絲(filament)或傳導通路來導電。一旦細絲形成，可通過適當的外加電壓對其設定(例如重新形成，引起RRAM單元兩端產生低電阻)或重新設定(例如斷開，引起RRAM單元兩端產生高電阻)。取決於電阻狀態，低電阻和高電阻狀態可被用來表示數位訊號「 I」或「O」，從而提供可存儲比特的非易失性存儲單元。
[0004]和很多其它半導體產品一樣，嵌入式存儲器產品面臨製造時間和成本的壓力。用更小、更密集的RRAM單元製造RRAM單元的能力是很令人期望的。因此，提供改進的RRAM單元結構和製造工藝將是令人期待的。


【發明內容】

[0005]根據本發明的一個方面，提供了一種形成於半導體器件中的存儲單元，包括:第一電極，第一電極形成於第一介電層的開口中，第一介電層形成於包括金屬層的襯底上，開口被配置為允許第一電極與金屬層之間的物理接觸，第一電極具有第一寬度W1並延伸超出由開口限定的區域一段距離；電阻層，形成於第一電極上且基本具有第一寬度W1;覆蓋層，形成於電阻層上並具有小於第一寬度W1的第二寬度W2 ;第二電極，形成於覆蓋層上且基本具有第二寬度W2 ;第一組合間隔區，具有在第一寬度W1與第二寬度W2之間形成於電阻層上的至少兩個不同的介電層；以及通孔，連接至第二電極。
[0006]優選地，該存儲單元還包括:第二組合間隔區，具有在一段距離之外形成於第一介電層上的至少兩個不同的介電層。其中，第二組合間隔區包括:第一間隔區，形成為與第一電極和電阻層的側壁相鄰且包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質；以及第二間隔區，形成為與第一間隔區相鄰且包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。
[0007]優選地，第一間隔區的寬度在1nm到50nm之間；以及第二間隔區的寬度在Inm到5nm之間。
[0008]優選地，第一組合間隔區包括:第一間隔區，形成為與第二電極和覆蓋層的側壁相鄰且包括選自由Sic、S1N和Si3N4組成的組的至少一種電介質；以及第二間隔區，形成為與第一間隔區相鄰且包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。
[0009]優選地，第一間隔區的寬度在1nm到50nm之間；以及第二間隔區的寬度在Inm到5nm之間。
[0010]優選地，第一組合間隔件從第一寬度W1延伸至第二寬度w2。
[0011]優選地，第一電極包括選自由？1麼1(:11、11隊411、11、了&、了&隊胃、顆和Cu組成的組的至少一種材料；第二電極包括選自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN和Cu組成的組的至少一種材料；以及第一介電層包括選自由SiC、S1N和Si3N4組成的組的至少一種材料。
[0012]優選地，電阻層包括選自由附0、110、!1?)、210、2110、冊3、六1203、了&0、]\100和CuO組成的組的至少一種材料。
[0013]優選地，第一電極的厚度在40nm到60nm之間；以及第二電極的厚度在40nm到60nm之間。
[0014]優選地，電阻層的厚度在5nm到7nm之間。
[0015]優選地，覆蓋層包括選自由Ti和Ir組成的組的至少一種金屬；以及覆蓋層的厚度在5nm到7nm之間。
[0016]優選地,第一電極和電阻層的側壁偏離垂直方向小於lnm。
[0017]優選地，該存儲單元還包括形成於第二電極上的硬掩模層。
[0018]優選地，電阻層包括在10kQ和1M Ω之間變化的高電阻狀態；以及電阻層包括在IkQ到10kQ之間變化的低電阻狀態。
[0019]根據本發明的另一方面，提供了一種形成存儲單元的方法，包括:形成包含金屬層的襯底；在襯底上形成第一介電層；在第一介電層的開口中形成第一電極，開口被配置為允許第一電極與金屬層之間的物理接觸，第一電極具有第一寬度W1並延伸超過由開口限定的區域一段距離；在第一電極上形成基本具有第一寬度W1的電阻層；在電阻層上形成具有小於第一寬度W1的第二寬度W2的覆蓋層；在覆蓋層上形成基本具有第二寬度W2的第二電極；形成第一組合間隔區，第一組合間隔區具有在第一寬度W1與第二寬度W2之間形成於電阻層上的至少兩個不同的介電層；以及將第二電極連接到通孔。
[0020]優選地，該方法還包括:在第一介電層上形成具有至少兩個不同的介電層的第二組合間隔區。其中，形成第二組合間隔區包括:形成與第一電極和電阻層的側壁相鄰的第一間隔區；以及形成與第一間隔區相鄰的第二間隔區。
[0021]優選地，第一間隔區包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質；以及第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。
[0022]優選地，形成第一組合間隔區包括:形成與第二電極和覆蓋層的側壁相鄰的第一間隔區，第一間隔區包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質；以及形成與第一間隔區相鄰的第二間隔區，第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。
[0023]優選地，形成的第一電極和電阻層的側壁偏離垂直方向小於lnm。
[0024]根據本發明的又一方面，提供了一種半導體器件，包括:一個或多個存儲單元，一個或多個存儲單元的每個都包括:下電極，具有第一寬度W1並與形成在金屬化區上方的停止區的開口中的金屬化區相接觸而形成；高k區，形成在下電極上方並以第一寬度W1延伸；保護區，形成在部分高k區上方並具有小於第一寬度W1的第二寬度W2 ;上電極，形成在保護區上方且基本具有第二寬度W2;第一間隔區，形成在高k區上方並與上電極和保護區的側壁相鄰，第一間隔區包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質；第二間隔區，形成在高k區上方並與第一間隔區相鄰，第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料，第二間隔區未延伸超過第一寬度W1 ;以及通孔，連接至上電極。

【專利附圖】

【附圖說明】
[0025]當結合附圖閱讀以下詳細說明時，能最佳地理解本發明的各方面。應該強調，根據工業中的標準實踐，附圖中的各個部件未按比例繪製。實際上，為了論述的清楚，各個部件的尺寸可被任意增大或減小。
[0026]圖1是示出根據特定實施例的RRAM單元的截面表示的簡化圖。
[0027]圖2是示出根據特定實施例的製造圖1的RRAM單元的方法的簡化圖。
[0028]圖3A-3M示出了根據特定實施例的部分形成的RRAM單元的截面表示的簡化圖。
[0029]圖4是示出根據特定實施例的RRAM單元的截面表示的簡化圖。
[0030]圖5是示出根據特定實施例的製造圖4的RRAM單元的方法的簡化圖。
[0031]圖6A-6I示出了根據特定實施例的部分形成的RRAM單元的截面表示的簡化圖。
[0032]圖7是根據特定實施例的包括一個或多個RRAM單元和I/O電路的器件的簡化圖。
[0033]上面簡要描述的附圖中公開的各個部件對閱讀了下面的詳細說明的本領域技術人員將變得更加顯而易見。為了描述清楚，各個附圖中描述的部件在兩個或多個附圖中是通用的，相同的部件使用相同的識別標號。

【具體實施方式】
[0034]應該理解，下面的公開提供了多種不同的實施例和實例來實現本發明的不同特徵。下面描述了組件和布置的特定實例以簡化本發明。當然，這些僅僅是實例而不旨在限定。此外，在下面的說明書中，第一部件形成於第二部件上方或第二部件上可包括第一部件和第二部件以直接接觸的方式形成的實施例，也包括第一部件和第二部件之間插入了其它部件，即第一部件和第二部件不以直接接觸的方式形成的實施例。為了簡單明了，附圖中的各個部件以不同的比例任意繪製。
[0035]圖1是示出根據特定實施例的RRAM單元100的截面表示的簡化圖。如圖1所示，RRAM單元100可形成於包括第一介電區105的襯底上，第一介電區105中嵌入有第一金屬層110。第一金屬層110可被用作第一接觸件並用於將RRAM單元100連接至半導體器件中的其它電路。第一金屬層110可位於半導體器件的任何金屬化層中，包括第一、第二、第三、第四或第五金屬化層中的任何一個。
[0036]第一介電區105和第一金屬層110上方形成有第一停止層115。部分第一停止層115被去除以產生可將至少部分第一金屬層110暴露於RRAM單元100的開口。在一些實施例中，第一停止層115通常具有介於30nm到40nm之間的厚度。根據一些實施例，第一停止層115包括一種或多種電介質。例如,上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0037]第一停止層115和暴露的第一金屬層110上方形成有第一電極120。在一些實施例中，第一電極120是共形的。第一電極120具有寬度W1,在暴露的第一金屬層110上方延伸並形成在部分第一停止層115上方延伸的唇區。在一些實施例中，唇區可在第一停止層115的開口外延伸可在20nm和60nm之間變化的一段距離。在一些實施例中，第一電極120的厚度可介於40nm到60nm之間。在一些實施例中，第一電極120可包括錐形側壁，錐形側壁在與停止層115接觸的底部更寬。在一些實施例中，第一電極120包括一種或多種金屬。例如，上述的一種或多種金屬的每一個都選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN、Cu等組成的組。
[0038]第一電極120上方形成有電阻層125。電阻層125在第一電極120上方延伸並形成唇區，該唇區延伸至與第一電極120的錐形側壁的上部基本一樣的寬度。在一些實施例中，電阻層125的厚度可介於5nm到7nm之間。在一些示例中，電阻層125包括延續第一電極120的錐形的錐形側壁。在一些實施例中，電阻層125包括一種或多種金屬氧化物。例如，一種或多種金屬氧化物中的每一個都選自由N1、T1、HfO, ZrO, ZnO, WO3> A1203、TaO,MoO, CuO等組成的組。在一些實施例中，電阻層125的介電常數大於4.0。在一些實施例中，電阻層可包括電阻率為大約1014Ω._等級的HfO。根據一些實施例，電阻層125具有在10kQ和1MΩ之間變化的高電阻狀態和在IkQ到10kQ之間變化的低電阻狀態。
[0039]電阻層125上方形成有覆蓋層130。覆蓋層130具有小於寬度W1的寬度W2並在電阻層125上方部分地延伸。在一些實施例中，覆蓋層130可在電阻層125上方延伸至與電阻層125上的唇區的端部的距離1nm到30nm之間。在一些實施例中，覆蓋層130的厚度可介於5nm到7nm之間。在一些實施例中，覆蓋層130包括一種或多種金屬。在一些示例中，一種或多種金屬中的每一個都選自由T1、Ir等組成的組。
[0040]覆蓋層130上形成有第二電極135。第二電極135在覆蓋層130上方延伸至與覆蓋層130基本一樣的寬度。在一些實施例中，第二電極135的寬度比覆蓋層130的第二寬度12小几納米。在一些實施例中，第二電極135的厚度可介於40nm到60nm之間。在一些實施例中，第二電極135包括一種或多種金屬。例如，一種或多種金屬中的每一個都選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN、Cu 等組成的組。
[0041]第二電極135上形成有硬掩模層140。硬掩模層140在第二電極135上方延伸至與第二電極135基本一樣的寬度。部分硬掩模層140從硬掩模層140的中心區被去除以暴露部分第二電極135,從而可形成電氣連接。在一些實施例中,硬掩模層140的厚度可介於9nm到1nm之間。根據一些實施例,硬掩模層140包括一種或多種電介質。例如,一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0042]第一間隔區145至少部分地保護第一電極120的側壁。在一些實施例中，第一間隔區145隻有幾納米寬或更窄。在一些實施例中，第一間隔區145包括一種或多種電介質。例如，一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0043]第二間隔區150至少部分地保護第二電極135的側壁。在一些實施例中，第二間隔區150隻有幾納米寬或更窄。在一些實施例中，第二間隔區150包括一種或多種電介質。例如，一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0044]第二停止層155共形地形成於第一間隔區145、第一電極120、電阻層125、第二間隔區150、第二電極135和硬掩模層140上方。部分第二停止層155被去除以暴露第二電極135的中心區，從而可建立電氣連接。在一些實施例中，第二停止層155的厚度可介於30nm到40nm之間。在一些實施例中，第二停止層155可延伸至第一停止層115。根據一些實施例，第二停止層155包括一種或多種電介質。例如,一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0045]RRAM單元100通過形成於第二金屬層165和第二電極135之間的通孔160連接到第二金屬層165。RRAM單兀100的上部被嵌入第二介電區170。第二金屬層165可以是半導體器件的任何金屬化層，包括第二、第三、第四、第五或第六金屬化層中的任何一個。
[0046]圖2是示出根據特定實施例的製造圖1的RRAM單元100的方法200的簡化圖。如圖2所示，方法200包括提供具有第一金屬層的襯底的步驟205，形成第一停止層的步驟210，選擇性地去除第一停止層的步驟215，形成第一電極層的步驟220，形成電阻層的步驟225，形成覆蓋層的步驟230，形成第二電極層的步驟235，形成硬掩模層的步驟240，選擇性地去除硬掩模層、第二電極層和覆蓋層的步驟245，形成第一間隔件的步驟250，選擇性地去除第一間隔件、硬掩模層、電阻層和第一電極層的步驟255，形成第二間隔件的步驟260，選擇性地去除第二間隔件的步驟265，形成第二停止層的步驟270，形成第二介電層的步驟275，形成通孔溝槽的步驟280，形成第二金屬層圖案的步驟285和形成通孔與第二金屬層的步驟290。根據特定實施例，製造RRAM單元100的方法200可使用本領域的一般技術人員能想到的步驟205-290之間的變型來實施。
[0047]下面將參考圖3A-3M中的一系列截面圖進一步描述方法200，RRAM單元100通過這些步驟最終得以形成。
[0048]圖3A示出了根據特定實施例的襯底的截面表示的簡化圖。在步驟205中，提供了圖3A中所示的具有第一金屬層110的襯底。該襯底包括嵌入在RRAM單元區域的第一介電區105中的第一金屬層110。襯底通過任何適當的工藝形成且使用化學機械拋光(CMP)被預先平坦化。
[0049]圖3B示出了根據特定實施例的具有形成於其上的第一停止層305的部分形成的RRAM單元的截面表示的簡化圖。在步驟210中，如圖3B所示，在襯底上形成第一停止層305。第一停止層305形成於第一介電區105和第一金屬層110上方。第一停止層305通常使用化學汽相沉積(CVD)或物理汽相沉積(PVD)形成。然而，任何適合的沉積工藝都可用於步驟210以形成第一停止層305。在一些實施例中，第一停止層305的厚度可介於30nm到40nm之間。根據一些實施例,第一停止層305包括一種或多種電介質。例如,一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0050]圖3C示出了根據特定實施例的部分形成的RRAM單元的截面表示的簡化圖，其中，部分第一停止層305被選擇性去除。在步驟215中，如圖3C所示，部分第一停止層305被選擇性去除以形成開口 310。開口 310通常位於第一金屬層110的區域並被去除以暴露部分第一金屬層110，以便進一步處理。第一停止層305的上述部分通常通過使用掩模的光刻工藝來去除。例如，使用掩模的光刻工藝是多步驟工藝，其涉及用光刻膠對襯底進行塗層、烘烤光刻膠、利用具有識別材料將被去除的區域和材料將被保留的區域的圖案掩模對光刻膠進行曝光、顯影光刻膠以形成蝕刻圖案、用溼蝕刻或幹蝕刻蝕刻掉部分襯底以及去除光刻膠。根據一些實施例，第一停止層305通過幹蝕刻工藝來蝕刻，然而，可使用任何適合的蝕刻工藝。在形成開口 310之後，第一停止層305成為第一停止層115。
[0051]圖3D示出了根據特定實施例的部分形成的RRAM單元的截面表示的簡化圖，其中，第一電極層315形成於其上。在步驟220中，在第一停止層115和第一金屬層110上形成第一電極層315。第一電極層315通常通過CVD、PVD或原子層沉積(ALD)形成。然而,任何適合的沉積工藝都可用於步驟220中以形成第一電極層315。第一電極層315通常是共形的。在一些實施例中，第一電極層315可通常具有40nm到60nm之間的厚度。在一些實施例中，第一電極層315包括一種或多種金屬。例如,一種或多種金屬的每一個都選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN、Cu 等組成的組。
[0052]圖3E示出了根據本發明的特定實施例的部分形成的RRAM單元的截面表示的簡化圖，其中，其上形成有電阻層320、覆蓋層325、第二電極層330和硬掩模層335。在步驟225中，在第一電極層315上形成電阻層320。電阻層320通常通過CVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟225中以形成電阻層320。在一些實施例中，電阻層320的厚度可介於5nm到7nm之間。在一些實施例中，電阻層320包括一種或多種金屬氧化物。例如，一種或多種金屬氧化物中的每一個都選自由N1、T1、HfO, ZrO, ZnO, WO3> A1203、TaO,MoO> CuO等組成的組。
[0053]在步驟230中，在電阻層320上形成覆蓋層325。覆蓋層325通常通過CVD、PVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟230中以形成覆蓋層325。在一些實施例中，覆蓋層325的厚度可介於5nm到7nm之間。在一些實施例中，覆蓋層325包括一種或多種金屬。在一些實例中，上述的一種或多種金屬中的每一個都選自由T1、Ir等組成的組。
[0054]在步驟235中，在覆蓋層325上形成第二電極層330。第二電極層330通常通過CVD, PVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟235中以形成第二電極層330。在一些實施例中，第二電極層330的厚度可介於40nm到60nm之間。在一些實施例中，第二電極層330包括一種或多種金屬。例如，上述的一種或多種金屬中的每一個都選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN、Cu 等組成的組。
[0055]在步驟240中，如圖3E所示，形成硬掩模層335。硬掩模層335形成於第二電極層330上方。硬掩模層335通常通過CVD或PVD形成。然而，任何適合的沉積工藝都可用於步驟240中以形成硬掩模層335。在一些實施例中，硬掩模層335通常具有9nm到1nm之間的厚度。根據一些實施例，硬掩模層335包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0056]圖3F示出了根據特定實施例的在去除部分硬掩模層335、第二電極層330和覆蓋層325之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟245中，如圖3F所示，硬掩模層335、第二電極層330和覆蓋層325的選定部分被去除。硬掩模層335、第二電極層330和覆蓋層325的選定部分通常通過使用掩模的光刻工藝來去除。在一些實施例中，掩模包括光敏性和非光敏性掩模層。根據一些實施例，硬掩模層335、第二電極層330和覆蓋層325可通過幹蝕刻工藝來蝕刻，然而，可使用任何適合的蝕刻工藝。硬掩模層335的足夠部分被去除以形成RRAM單元內的硬掩模層部分340，第二電極層330的足夠部分被去除以形成第二電極135，而覆蓋層325的足夠部分被去除以形成覆蓋層130。只有硬掩模層335、第二電極層330和覆蓋層325的足夠部分被去除，才使得硬掩模層335、第二電極層330和覆蓋層325共同地具有寬度W2。在一些實施例中，硬掩模層335、第二電極層330和覆蓋層325可以第一距離延伸超出由第一停止層305中的開口 310 (參見圖3C)所限定的區域。根據一些實施例，第一距離的長度在開口 310的每一側都介於1nm到30nm之間。
[0057]圖3G示出了根據特定實施例的在第一間隔層形成於部分形成的RRAM單元上方之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟250中，第一間隔層345共形地形成於電阻層320、覆蓋層130、第二電極135和硬掩模層部分340上方。第一間隔層345通常通過CVD或PVD形成。然而，任何適合的沉積工藝都可用於步驟250中以形成第一間隔層345。在一些實施例中，第一間隔層345通常可具有介於30nm到50nm之間的厚度。根據一些實施例，第一間隔層345包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0058]圖3H示出了根據特定實施例的在去除部分第一間隔層345、硬掩模層部分340、電阻層320和第一電極層315之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟255中，如圖3H所示，第一間隔層345、硬掩模層部分340、電阻層320和第一電極層315的選定部分被去除。第一間隔層345、硬掩模層部分340、電阻層320和第一電極層315的選定部分通常通過使用掩模的光刻工藝來去除。根據一些實施例，第一間隔層345、硬掩模層部分340、電阻層320和第一電極層315通過幹法蝕刻工藝來蝕刻，然而，可使用任何適合的蝕刻工藝。電阻層320的足夠部分被去除以形成電阻層125，第一電極層315的足夠部分被去除以形成第一電極120，第一間隔層345的足夠部分被去除以形成第二間隔區150，硬掩模層部分340被削薄以形成變薄的硬掩模層部分350。只有電阻層320和第一電極層315的足夠部分被去除，才使得電阻層125和第一電極120共同地具有大於寬度W2的寬度W1並在第一停止層115上方形成唇區，該唇區在由第一停止層305中的開口 310 (參見圖3C)限定的區域外延伸。根據一些實施例，唇區在開口 310外的每一側延伸20nm到60nm。
[0059]在步驟255的材料去除過程中，第一間隔層345給部分形成的RRAM單元提供一些保護。在一些實施例中，變薄的硬掩模層部分350、第二電極135和覆蓋層130的側壁被第二間隔區150保護，從而使得變薄的硬掩模層部分350、第二電極135和覆蓋層130的側壁保持基本垂直。與此相反，在一些實施例中，第一間隔層345不能充分保護電阻層125和第一電極120的側壁。這使得電阻層125和第一電極120的側壁呈錐形。在一些實施例中，電阻層125和第一電極120的側壁的錐形會引起第一電極120的在接觸第一停止層115處的寬度比電阻層125的在接觸覆蓋層130處的寬度要寬30nm到50nm。根據一些實施例，電阻層125和第一電極120的側壁的錐形會導致RRAM單元100的性能下降。此外，這種性能下降要求RRAM單元100的尺寸更大以補償下降的性能，而這會導致半導體器件中的RRAM單元100的低封裝密度。
[0060]圖31示出了根據特定實施例的在第二間隔層形成於部分形成的RRAM單元上方之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟260中，第二間隔層355共形地形成於變薄的硬掩模層部分350、第二電極135、覆蓋層130、第二間隔區150、電阻層125、第一電極120和第一停止層115上方。第二間隔層355通常通過CVD或PVD形成。然而，任何適合的沉積工藝都可用於步驟260中以形成第二間隔層355。在一些實施例中，第二間隔層355通常可具有介於30nm到50nm之間的厚度。根據一些實施例，第二間隔層355包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0061]圖3J示出了根據特定實施例的在部分第二間隔層355從部分形成的RRAM單元被選擇性去除之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟265中，部分第二間隔層355被選擇性去除。第二間隔層355的選定部分通常通過使用掩模的光刻工藝來去除。根據一些實施例，第二間隔層355通過幹蝕刻工藝來蝕刻，然而，可使用任何適合的蝕刻工藝。第二間隔層355的足夠部分被去除以形成第一間隔區145。第一間隔區145至少部分地保護第一電極120的側壁。在一些實施例中，第一間隔區145隻有幾納米寬或更窄。
[0062]圖3K示出了根據特定實施例的具有形成於其上的第二停止層360的部分形成的RRAM單元的截面表示的簡化圖。在步驟270中，第二停止層360共形地形成於變薄的硬掩模層部分350、第二電極135、覆蓋層130、第二間隔區150、電阻層125、第一電極120和第一間隔區145上方。第二停止層360通常通過CVD或PVD形成。然而，任何適合的沉積工藝都可用於步驟270中以形成第二停止層360。在一些實施例中，第二停止層360通常可具有介於30nm到40nm之間的厚度。根據一些實施例,第二停止層360包括一種或多種電介質。例如,上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0063]圖3L示出了根據特定實施例的具有形成於其上的第二介電區365的部分形成的RRAM單元的截面表示的簡化圖。在步驟275中，第二介電區365通常通過CVD、PVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟275中以形成第二介電區365。在一些實施例中，第二介電區365是層間介電區。
[0064]圖3M示出了根據特定實施例的具有形成於第二介電區365、第二停止層360和變薄的硬掩模層部分350中的通孔溝槽370的部分形成的RRAM單元的截面表示的簡化圖。在步驟280中，部分第二介電區365、第二停止層360和變薄的硬掩模層部分350被選擇性去除以形成通孔溝槽370。通孔溝槽370通常通過使用掩模的光刻工藝製作。根據一些實施例，通孔溝槽370需要兩步蝕刻處理。第一蝕刻步驟可用於在希望形成通孔溝槽370的位置處選擇性地去除部分第二介電區365。第二蝕刻步驟可用於選擇性地去除部分第二停止層360和部分變薄的硬掩模層部分350，從而形成第二停止層155和硬掩模層140並暴露第二電極135。
[0065]在步驟285中，在第二介電區365中形成第二金屬圖案。部分第二介電區365通常可通過使用掩模的光刻工藝被去除以形成第二金屬圖案和第二介電區170。根據一些實施例，第二介電區365通過幹蝕刻工藝來蝕刻,然而,可使用任何適合的蝕刻工藝。
[0066]在步驟290中，在第二介電區170中形成通孔160和第二金屬層165以完成圖1中所示的RRAM單元100。通孔160和第二金屬層165通常通過CVD、PVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟290中以形成通孔160和第二金屬層165。
[0067]圖4是示出根據特定實施例的RRAM單元400的截面表示的簡化圖。如圖4所示，RRAM單元400可形成於具有第一介電區405的襯底上，第一介電區405中嵌入有第一金屬層410。第一金屬層410可被用作第一接觸件並用於將RRAM單元400連接到半導體器件中的其它電路。第一金屬層410可位於半導體器件的任何金屬化層中，包括第一、第二、第三、第四或第五金屬化層中的任何一個。在一些實施例中，第一介電區405可以是第一介電區105,而第一金屬層410可以是第一金屬層110。
[0068]第一介電區405和第一金屬層410上方形成有第一停止層415。部分第一停止層415被去除以產生可將至少部分第一金屬層410暴露於RRAM單元400的開口。在一些實施例中，第一停止層415通常具有30nm到40nm之間的厚度。根據一些實施例，第一停止層415包括一種或多種電介質。例如,上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。在一些實施例中，第一停止層415可以是第一停止層115。
[0069]第一停止層415和暴露的第一金屬層410上方形成有第一電極或下電極420。在一些實施例中，第一電極420可以是共形的。第一電極420具有寬度W1，其在暴露的第一金屬層410上方延伸並形成在部分第一停止層415上方延伸的唇區。在一些實施例中，唇區可在第一停止層415的開口外延伸20nm到60nm之間的一段距離。在一些實施例中，第一電極420的厚度可在40nm到60nm之間。在一些實施例中，第一電極420可以包括基本垂直的側壁，該側壁具有小於幾納米或甚至小於Inm的偏離垂直的變化。在一些實施例中，第一電極420包括一種或多種金屬。例如，上述的一種或多種金屬中的每一個都選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN、Cu 等組成的組。
[0070]第一電極420上方形成有電阻層或高k層425。電阻層425在第一電極420上方延伸並形成唇區，該唇區延伸至與第一電極420基本一樣的寬度。在一些實施例中，電阻層425的寬度在幾納米內或者小於第一電極420的第一寬度Wp在一些實施例中，電阻層425的厚度可以在5nm到7nm之間。在一些實例中，電阻層425包括基本垂直的側壁,該側壁具有小於幾納米或甚至小於Inm的偏離垂直的變化。在一些實施例中，電阻層425包括一種或多種金屬氧化物。例如，上述的一種或多種金屬氧化物的每一個都選自由Ni0、Ti0、Hf0、ZrO, ZnO、WO3> A1203、TaO, MoO, CuO等組成的組。在一些實施例中，電阻層425的介電常數大於4.0。在一些實施例中，電阻層包括電阻率為大約114 Ω.αιι等級的HfO。根據一些實施例，電阻層425具有在400kΩ到40ΜΩ之間變化的高電阻狀態和在4kΩ到400kQ之間變化的低電阻狀態。
[0071]電阻層425上方形成有覆蓋層或保護層430。覆蓋層430具有小於寬度W1的寬度W2並在電阻層425上方部分地延伸。在一些實施例中，覆蓋層430可在電阻層425上方延伸至與電阻層425上的唇區的端部的距離在1nm到30nm之間。在一些實施例中，覆蓋層430的厚度可以在5nm到7nm之間。在一些實施例中，覆蓋層430包括一種或多種金屬。在一些實例中，上述的一種或多種金屬中的每一個都選自由T1、Ir等組成的組。
[0072]覆蓋層430上形成有第二電極或上電極435。第二電極435在覆蓋層430上方延伸至與覆蓋層430基本一樣的寬度。在一些實施例中，第二電極435的寬度比覆蓋層430的第二寬度^小几納米。在一些實施例中，第二電極435的厚度可在40nm到60nm之間。在一些實施例中，第二電極435包括一種或多種金屬。例如，上述的一種或多種金屬中的每一個都選自由 Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN、Cu 等組成的組。
[0073]第二電極435上形成有硬掩模層440。硬掩模層440在第二電極435上方延伸至與第二電極435基本一樣的寬度。部分硬掩模層440從硬掩模層440的中心區被去除以暴露部分第二電極435,從而可形成電氣連接。在一些實施例中，硬掩模層440的厚度可在9nm到1nm之間。根據一些實施例,硬掩模層440包括一種或多種電介質。例如,上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0074]第一組合間隔件保護第一電極420和電阻層425的側壁。第一組合間隔件包括第一間隔區445和第二間隔區450。在一些實施例中，第一間隔區445的寬度可在1nm到50nm之間。在一些實施例中，第一間隔區445包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。在一些實施例中，第二間隔區450的寬度在Inm到5nm之間。在一些實施例中，第二間隔區450包括一種或多種氧化物、摻雜玻璃等。
[0075]第二組合間隔件保護覆蓋層430、第二電極435和硬掩模層440的側壁。第二組合間隔件包括第三間隔區455和第四間隔區460。在一些實施例中，第三間隔區455的寬度可在1nm到50nm之間。在一些實施例中，第三間隔區455包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。在一些實施例中，第四間隔區460的寬度可在Inm到5nm之間。在一些實施例中，第四間隔區460包括一種或多種氧化物、摻雜玻璃等。
[0076]第二停止層465共形地形成於第一組合間隔件、第二組合間隔件和硬掩模層440上方。部分第二停止層465被去除以暴露第二電極435的中心區，從而可建立電氣連接。在一些實施例中，第二停止層465的厚度可以在30nm到40nm之間。在一些實施例中，第二停止層465可延伸至第一停止層415。根據一些實施例，第二停止層465包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。在一些實施例中，第二金屬層475可以是第二金屬層165。在一些實施例中，通孔470可以是通孔160。在一些實施例中，第二介電區480可以是第二介電區170。
[0077]RRAM單元400通過形成於第二金屬層475和第二電極435之間的通孔470連接到第二金屬層475。RRAM單兀的上部被嵌入第二介電區480。第二金屬層475可位於半導體器件的任何金屬化層中，包括第二、第三、第四、第五或第六金屬層中的任何一個。
[0078]根據特定實施例，RRAM單元400可提供優於RRAM單元100的某些優勢。在一些實施例中，由於第一電極420和電阻層425的側壁是基本垂直的，因此在製造過程中，RRAM單元400不會像RRAM單元100那樣經歷那麼大的品質下降。在一些實施例中，RRAM單元400可使用更小的單元尺寸滿足或超過RRAM單元100的性能。在一些實施例中，RRAM單元400可比RRAM單元100以更高的密度封裝，從而使同樣尺寸的半導體器件產生更大的存儲能力。
[0079]圖5是示出根據特定實施例的製造圖4的RRAM單元400的方法500的簡化圖。如圖5所示，方法500包括重複步驟205-245的步驟505，形成第一組合間隔件的步驟510，選擇性地去除第一組合間隔件的步驟515，選擇性地去除電阻層、第一電極層、第一組合間隔件和硬掩模層的步驟520，形成第二組合間隔件的步驟525，選擇性地去除第二組合間隔件的步驟530，形成第二停止層的步驟535，形成第二介電層的步驟540，形成通孔溝槽的步驟545，形成第二金屬層圖案的步驟550以及形成通孔和第二金屬層的步驟555。根據特定實施例，製造RRAM單元400的方法500可使用本領域的一般技術人員能想到的步驟505-555之中的變型來實施。
[0080]下面將參考圖3A-3F和圖6A-6I中的一系列截面圖對方法500作進一步的描述。
[0081]圖6A示出了在步驟505中執行步驟205-245之後的部分形成的RRAM單元的截面表示的簡化圖。如圖6A所示，部分形成的RRAM單元包括第一介電區405、第一金屬層410、第一停止層415、第一電極層620、電阻層625、覆蓋層430、第二電極435和硬掩模部分640。
[0082]圖6B示出了根據特定實施例的在第一組合間隔件共形地形成於電阻層625、覆蓋層430、第二電極435和硬掩模部分640上方之後的部分形成的RRAM單兀的截面表不的簡化圖。在步驟510中，第一組合間隔件通過兩步工藝形成。
[0083]第一步,第一間隔層645共形地形成於電阻層625、覆蓋層430、第二電極435和硬掩模部分640上方。第一間隔層645通常通過CVD或PVD形成。然而，任何適合的沉積工藝都可用於步驟510中以形成第一間隔層645。在一些實施例中，第一間隔層645通常可以具有介於1nm到50nm之間的厚度。根據一些實施例，第一間隔層645包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0084]第二步，第二間隔層646共形地形成於第一間隔層645上方。第二間隔層646通常使用等離子體增強CVD或通過形成摻雜玻璃來形成。然而，任何適合的沉積工藝都可用於步驟510中以形成第二間隔層646。在一些實施例中，第二間隔層646通常可以具有Inm到5nm之間的厚度。根據一些實施例，第二間隔層646包括一種或多種氧化物、摻雜玻璃等。
[0085]圖6C示出了根據特定實施例的在部分第一組合間隔件被選擇性去除之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟515中，第一組合間隔件通過兩步工藝被選擇性去除。
[0086]第二間隔層646的選定部分通常通過使用掩模的光刻工藝來去除以形成第二間隔層部分651。根據一些實施例，第二間隔層646可通過各向異性的幹蝕刻工藝被蝕刻，然而，可使用任何適合的蝕刻工藝。
[0087]第一間隔層645的選定部分通常通過使用掩模的光刻工藝被去除以形成第一間隔層部分650。根據一些實施例，第一間隔層645可通過各向異性的幹蝕刻工藝來蝕刻，然而，可使用任何適合的蝕刻工藝。
[0088]圖6D示出了根據特定實施例的在部分電阻層625、第一電極層620、第二間隔層部分651、第一間隔層部分650和硬掩模層部分640被選擇性去除之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟520中，電阻層625、第一電極層620、第二間隔層部分651、第一間隔層部分650和硬掩模層部分640被選擇性去除。電阻層625、第一電極層620、第二間隔層部分651、第一間隔層部分650和硬掩模層部分640的選定部分通常通過使用掩模的光刻工藝來去除。根據一些實施例，電阻層625、第一電極層620、第二間隔層部分651、第一間隔層部分650和硬掩模層部分640可通過幹蝕刻工藝被蝕刻，然而，可使用任何適合的蝕刻工藝。電阻層625的足夠部分被去除以形成電阻層425，第一電極層620的足夠部分被去除以形成第一電極420，第二間隔層部分651的足夠部分被去除以形成第四間隔區460，第一間隔層部分650的足夠部分被去除以形成第三間隔區455，以及硬掩模層部分640的足夠部分被去除以形成變薄的硬掩模層部分655。第三間隔區455和第四間隔區460充分地保護電阻層425和第一電極420的側壁。在一些實施例中，電阻層425和第一電極420的側壁是基本垂直的，該側壁具有小於幾納米或甚至小於Inm的偏離垂直的變化。
[0089]圖6E示出了根據特定實施例的在第二組合間隔件共形地形成於第一停止層415、第一電極420、電阻層425、第四間隔區460、第三間隔區455和變薄的硬掩模部分655上方之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟525中，第二組合間隔件通過兩步工藝形成。
[0090]第一步，第三間隔層660共形地形成於第一停止層415、第一電極420、電阻層425、第四間隔區460、第三間隔區455和變薄的硬掩模部分655上方。第三間隔層660通常通過CVD或PVD形成。然而，任何適合的沉積工藝都可用於步驟525中以形成第三間隔層660。在一些實施例中，第三間隔層660通常可具有1nm到50nm之間的厚度。根據一些實施例，第三間隔層660包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0091]第二步，第四間隔層661共形地形成於第三間隔層660上方。第四間隔層661通常使用等離子體增強CVD或通過形成摻雜玻璃來形成。然而，任何適合的沉積工藝都可用於步驟525中以形成第四間隔層661。在一些實施例中，第四間隔層661通常可具有Inm到5nm之間的厚度。根據一些實施例，第四間隔層661包括一種或多種氧化物、摻雜玻璃等。
[0092]圖6F示出了根據特定實施例的在部分第二組合間隔件被選擇性去除之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟530中，第二組合間隔件通過兩步工藝被選擇性去除。
[0093]第四間隔層661的選定部分通常通過使用掩模的光刻工藝來去除以形成第二間隔區450。根據一些實施例，第四間隔層661可通過各向異性的幹蝕刻工藝被蝕刻，然而，可使用任何適合的蝕刻工藝。
[0094]第三間隔層660的選定部分通常通過使用掩模的光刻工藝來去除以形成第一間隔區445。根據一些實施例，第三間隔層660可通過各向異性的幹蝕刻工藝被蝕刻，然而，可使用任何適合的蝕刻工藝。
[0095]圖6G示出了根據特定實施例的在形成第二停止層665之後的部分形成的RRAM單元的截面表示的簡化圖。在步驟535中，第二停止層665共形地形成於第二間隔區450、第一間隔區445、第四間隔區460、第三間隔區455和變薄的硬掩模層部分655上方。第二停止層665通常通過CVD或PVD形成，然而，任何適合的沉積工藝都可用於步驟535中以形成第二停止層665。在一些實施例中，第二停止層665的厚度可在30nm到40nm之間。根據一些實施例，第二停止層665包括一種或多種電介質。例如，上述的一種或多種電介質中的每一個都選自由SiC、S1N、Si3N4等組成的組。
[0096]圖6H示出了根據特定實施例的具有形成於其上的第二介電區670的部分形成的RRAM單元的截面表示的簡化圖。在步驟540中，第二介電區670通常通過CVD、PVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟540中以形成第二介電區670。在一些實施例中，第二介電區670是層間介電區。
[0097]圖61示出了根據特定實施例的具有形成於第二介電區670、第二停止層665和變薄的硬掩模層部分655中的通孔溝槽675的部分形成的RRAM單元的截面表示的簡化圖。在步驟545中，部分第二介電區670、第二停止層665和變薄的硬掩模層部分655被選擇性去除以形成通孔溝槽675。通孔溝槽675通常通過使用掩模的光刻工藝製作。根據一些實施例，通孔溝槽675需要兩步蝕刻處理。第一蝕刻步驟可用於在希望形成通孔溝槽675的位置處選擇性地去除部分第二介電區670。第二蝕刻步驟可用於選擇性地去除部分第二停止層665和變薄的硬掩模層部分655,從而形成第二停止層465和硬掩模層440並暴露第二電極 435。
[0098]在步驟550中，在第二介電區670中形成第二金屬圖案。部分第二介電區670通常通過使用掩模的光刻工藝來去除以形成第二金屬圖案和第二介電區480。根據一些實施例，第二介電區670通過幹蝕刻工藝被蝕刻，然而，任何適合的蝕刻工藝都可被使用。
[0099]在步驟555中，在第二介電區480中形成通孔470和第二金屬層475以完成圖4中所示的RRAM單元400。通孔470和第二金屬層475通常通過CVD、PVD或ALD形成。然而，任何適合的沉積工藝都可用於步驟555中以形成通孔470和第二金屬層475。
[0100]圖7是根據特定實施例的包括一個或多個RRAM單元710和I/O電路720的器件700的簡化圖。器件700的實例包括處理器、控制器、邏輯器件等，其中，RRAM單元710至少部分地提供了嵌入式存儲器。在替代實施例中，器件700可以是獨立存儲設備，其中，器件700的很大一部分包括RRAM單元710。根據特定實施例，RRAM單元710可以是RRAM單元400。
[0101]根據特定實施例，形成於半導體器件中的存儲單元包括:形成於第一介電層的開口中的第一電極，第一介電層形成於包括金屬層的襯底上，開口被配置為允許第一電極與金屬層之間物理接觸，第一電極具有第一寬度W1並延伸超過由開口限定的區域一段距離；形成於第一電極上且基本具有第一寬度W1的電阻層；形成於電阻層上並具有小於第一寬度W1的第二寬度W2的覆蓋層；形成於覆蓋層上且基本具有第二寬度W2的第二電極；具有在第一寬度W1與第二寬度胃2之間形成於電阻層上的至少兩個不同的介電層的第一組合間隔區；以及連接至第二電極的通孔。
[0102]在一些實施例中，存儲單元還包括第二組合間隔區，第二組合間隔區具有在上述一段距離之外形成於第一介電層上的至少兩個不同的介電層。第二組合間隔區包括第一間隔區和第二間隔區，第一間隔區形成於與第一電極和電阻層的側壁相鄰的位置並包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質，第二間隔區形成於與第一間隔區相鄰的位置並包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。在一些實施例中，第一間隔區的寬度在1nm到50nm之間，而第二間隔區的寬度在Inm到5nm之間。在一些實施例中，第一組合間隔區包括第一間隔區和第二間隔區，第一間隔區形成於與第二電極和覆蓋層的側壁相鄰的位置並包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質，第二間隔區形成於與第一間隔區相鄰的位置並包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。在一些實施例中，第一間隔區的寬度在1nm到50nm之間，而第二間隔區的寬度在Inm到5nm之間。在一些實施例中，第一組合間隔件從第一寬度W1延伸至第二寬度W2。
[0103]在一些實施例中，第一電極包括選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN和Cu組成的組的至少一種材料，第二電極包括選自由Pt、AlCu、TiN, Au、T1、Ta、TaN, W、WN和Cu組成的組的至少一種材料，而第一介電層包括選自由SiC、S1N和Si3N4組成的組的至少一種材料。在一些實施例中，電阻層包括選自由N1、T1、HfO, ZrO, ZnO、WO3> A1203、TaO, MoO和CuO組成的組的至少一種材料。在一些實施例中，第一電極的厚度在40nm到60nm之間，而第二電極的厚度在40nm到60nm之間。在一些實施例中，電阻層的厚度在5nm到7nm之間。
[0104]在一些實施例中，覆蓋層包括選自由Ti和Ir組成的組的至少一種金屬，且覆蓋層的厚度在5nm到7nm之間。在一些實施例中，第一電極和電阻層的側壁偏離垂直方向小於lnm。在一些實施例中，存儲單元還包括形成於第二電極上的硬掩模層。在一些實施例中，電阻層包括介於10kQ到1MΩ之間的高電阻狀態，且電阻層包括介於IkQ到10kQ之間的低電阻狀態。
[0105]根據特定實施例，形成存儲單元的方法包括:形成包含金屬層的襯底；在襯底上形成第一介電層；在第一介電層的開口中形成第一電極，開口被配置為允許第一電極與金屬層之間物理接觸，第一電極具有第一寬度W1並在由開口限定的區域外延伸一段距離；在第一電極上形成電阻層且電阻層基本具有第一寬度W1 ;在電阻層上形成具有小於第一寬度W1的第二寬度W2的覆蓋層；在覆蓋層上形成第二電極且第二電極基本具有第二寬度W2 ;形成第一組合間隔區，該第一組合間隔區具有在第一寬度1與第二寬度W2之間形成於電阻層上的至少兩個不同的介電層；以及將第二電極連接到通孔。
[0106]在一些實施例中，在第一介電層上形成具有至少兩個不同的介電層的第二組合間隔區。形成第二組合間隔區包括形成與第一電極和電阻層的側壁相鄰的第一間隔區和形成與第一間隔區相鄰的第二間隔區。在一些實施例中，第一間隔區包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質，而第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。在一些實施例中，形成第一組合間隔區包括形成與第二電極和覆蓋層的側壁相鄰的第一間隔區和形成與第一間隔區相鄰的第二間隔區，第一間隔區包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質，第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。在一些實施例中，形成的第一電極和電阻層的側壁偏離垂直方向小於 Inm0
[0107]根據特定實施例，半導體器件包括一個或多個存儲單元。上述的一個或多個存儲單元中的每個都包括:具有第一寬度W1並與形成在金屬區上方的停止區的開口中的金屬區相接觸的下電極；形成在下電極上方並以第一寬度W1延伸的高k區；形成在部分高k區上方並具有小於第一寬度1的第二寬度W2的保護區；形成在保護區上方且基本具有第二寬度1的上電極；形成在高k區之上並與上電極和保護區的側壁相鄰的第一間隔區；形成在高k區之上並與第一間隔區相鄰的第二間隔區；以及連接到上電極的通孔。第一間隔區包括選自由SiC、S1N和Si3N4組成的組的至少一種電介質。第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。第二間隔區不延伸到第一寬度W1外面。
[0108]前面已經概述了若干實施例的特徵，從而使得本領域的技術人員能夠更好地理解詳細的說明書。本領域的技術人員應該意識到，他們能輕易地使用本發明作為基礎來設計或改變用於實施與在此介紹的實施例相同的目的和/或獲得相同的優勢的其它工藝和結構。本領域的技術人員還應該意識到，這些等效結構不背離本發明的精神與範圍，且在不背離本發明的精神與範圍的情況下，在此他們可作出各種變化、替代和改變。
【權利要求】
1.一種形成於半導體器件中的存儲單元，所述存儲單元包括: 第一電極，所述第一電極形成於第一介電層的開口中，所述第一介電層形成於包括金屬層的襯底上，所述開口被配置為允許所述第一電極與所述金屬層之間的物理接觸，所述第一電極具有第一寬度％並延伸超出由所述開口限定的區域一段距離； 電阻層，形成於所述第一電極上且基本具有所述第一寬度胃工； 覆蓋層，形成於所述電阻層上並具有小於所述第一寬度I的第二寬度12 ； 第二電極，形成於所述覆蓋層上且基本具有所述第二寬度胃2 ； 第一組合間隔區，具有在所述第一寬度巧與所述第二寬度12之間形成於所述電阻層上的至少兩個不同的介電層；以及通孔，連接至所述第二電極。
2.根據權利要求1所述的存儲單元，還包括: 第二組合間隔區，具有在所述一段距離之外形成於所述第一介電層上的至少兩個不同的介電層； 其中，所述第二組合間隔區包括: 第一間隔區，形成為與所述第一電極和所述電阻層的側壁相鄰且包括選自由和313隊組成的組的至少一種電介質；以及 第二間隔區，形成為與所述第一間隔區相鄰且包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。
3.根據權利要求2所述的存儲單元，其中: 所述第一間隔區的寬度在川鹽到50=0之間；以及 所述第二間隔區的寬度在111111到5=0之間。
4.根據權利要求1所述的存儲單元，其中，所述第一組合間隔區包括: 第一間隔區，形成為與所述第二電極和所述覆蓋層的側壁相鄰且包括選自由和313隊組成的組的至少一種電介質；以及 第二間隔區，形成為與所述第一間隔區相鄰且包括選自由氧化物和摻雜玻璃組成的組的至少一種材料。
5.根據權利要求4所述的存儲單元，其中: 所述第一間隔區的寬度在川鹽到50=0之間；以及 所述第二間隔區的寬度在111111到5=0之間。
6.根據權利要求1所述的存儲單元，其中，所述第一組合間隔件從所述第一寬度％延伸至所述第二寬度12。
7.根據權利要求1所述的存儲單元，其中: 所述第一電極包括選自由代、八1。、II隊如、I1、化、I抓、1、顆和組成的組的至少一種材料； 所述第二電極包括選自由代、八1。、II隊如、I1、化、I抓、1、顆和組成的組的至少一種材料；以及 所述第一介電層包括選自由310、810^和313隊組成的組的至少一種材料。
8.根據權利要求1所述的存儲單元，其中，所述電阻層包括選自由附0、110、把0、21~0、2=0、冊3、八1203、％0、100和組成的組的至少一種材料。
9.一種形成存儲單元的方法，所述方法包括: 形成包含金屬層的襯底； 在所述襯底上形成第一介電層； 在所述第一介電層的開口中形成第一電極，所述開口被配置為允許所述第一電極與所述金屬層之間的物理接觸，所述第一電極具有第一寬度％並延伸超過由所述開口限定的區域一段距離； 在所述第一電極上形成基本具有第一寬度I的電阻層； 在所述電阻層上形成具有小於所述第一寬度I的第二寬度12的覆蓋層； 在所述覆蓋層上形成基本具有第二寬度12的第二電極； 形成第一組合間隔區，所述第一組合間隔區具有在所述第一寬度％與所述第二寬度12之間形成於所述電阻層上的至少兩個不同的介電層；以及將所述第二電極連接到通孔。
10.一種半導體器件，包括: 一個或多個存儲單元，所述一個或多個存儲單元的每個都包括: 下電極，具有第一寬度I並與形成在金屬化區上方的停止區的開口中的所述金屬化區相接觸而形成； 高匕區，形成在所述下電極上方並以第一寬度％延伸； 保護區，形成在部分所述高&區上方並具有小於所述第一寬度I的第二寬度12 ； 上電極，形成在所述保護區上方且基本具有第二寬度胃2 ； 第一間隔區，形成在所述高&區上方並與所述上電極和所述保護區的側壁相鄰，所述第一間隔區包括選自由和313隊組成的組的至少一種電介質； 第二間隔區，形成在所述高&區上方並與所述第一間隔區相鄰，所述第二間隔區包括選自由氧化物和摻雜玻璃組成的組的至少一種材料，所述第二間隔區未延伸超過第一寬度I:；以及 通孔，連接至所述上電極。
【文檔編號】H01L21/76GK104347631SQ201310471353
【公開日】2015年2月11日 申請日期:2013年10月10日 優先權日:2013年7月30日
【發明者】謝靜佩, 宋福庭, 徐晨祐, 劉世昌, 蔡嘉雄 申請人:臺灣積體電路製造股份有限公司