一種可以減小電源線和地線噪聲的輸出驅動緩衝器的製作方法
2023-09-24 05:53:25 1
專利名稱：一種可以減小電源線和地線噪聲的輸出驅動緩衝器的製作方法
技術領域：
本發明涉及一種輸出驅動緩衝器，特別是一種可以減小電源噪聲和地噪聲 (也稱地彈)的輸出驅動緩衝器。
背景技術：
隨著集成電路工藝的高速發展，數字系統工作頻率日益提高，精度要求也 日益嚴格，信號完整性問題變得越來越重要。數字系統晶片的內核電壓日益降 低，電源線和地線上的波動往往會給系統帶來致命的影響。電源線和地線不穩
定的原因主要在於兩個方面 一是器件高速開關狀態下，瞬態的交變電流過大； 二是電路迴路上存在電感。在電路中有大的電流湧動時會引起電源噪聲和地線 噪聲(也稱地彈)，如大量晶片的輸出同時開啟時，將有一個較大的瞬態電流在 晶片與電源平面流過，晶片封裝與電源平面的電感和電阻會引發電源噪聲，這 樣會引起電源線和地線上電壓的波動和變化。FPGA和DSP等超大規模集成電 路的高速運轉是電源線和地線上噪聲的主要來源。當前針對如何減小電源噪聲 和地噪聲的考慮還主要集中在設計印刷電路板(PCB)階段，而這種方式並不 能消除晶片內部引起的電源線和地線噪聲。
下面以FPGA為例，詳細說明晶片內部地彈的產生。圖1為FPGA的內部 結構圖，主要由可配置邏輯模塊(Configurable Logic Block, CLB)、輸入/輸出 接口模塊(Input/Output Block, IOB ) 、 BlockRAM和數字延遲鎖相環 (Delay-Locked Loop, DLL)組成。CLB模塊用於實現FPGA的大部分邏輯功 能，其實現的功能是可選擇配置的，IOB模塊用於提供封裝引腳與內部邏輯之 間的接口， BlockRAM用於實現FPGA內部數據的隨機存取，DLL用於FPGA 內部的時鐘控制和管理。FPGA在配置期間通過一些具有特殊用途的IOB,將 碼流加載到晶片的配置電路中，完成對晶片功能的配置，以實現用戶定製的功
5能。配置完成後，這些具有特殊用途的IOB也可以釋放給用戶作為數據輸入輸
出接口，即作為通用的IOB使用。IOB與壓焊點相連，然後通過內引線連接到 封裝管殼的引腳上，也有一些封裝引腳用作電源和地，與電源引腳和地引腳相 連的壓焊點沒有對應相關的IOB才莫塊。
FPGA器件在上電之前沒有^皮編程，不具有任何特定的功能。上電之後配 置信息才加載到晶片裡。用戶在CAD軟體支持下，將碼流中的每一位加載到 特定的存儲位，通過將一組電晶體打開，另一組電晶體關閉，建立FPGA內部 的數據通路和邏輯功能，實現特定的功能。換句話說，對FPGA的編程主要是 通過存儲單元驅動電晶體的柵極，決定哪些電晶體導通或斷開來實現用戶定義 的功能。
IOB模塊根據驅動信號的方向可以被配置成三態、輸入或輸出。圖2對圖 1中一個IOB作了較為詳細的描述。IOB包括輸出緩衝器(21)和輸入緩衝器 (22)。這些緩衝器都連接到壓焊點(23)上，壓焊點(23)可以直接連接到 晶片外部引腳上。如果壓焊點(23)在配置期間處於懸浮狀態，壓焊點上的電 平可能處於一個中間值。然而CMOS電路的輸入電壓如果處於一個中間值，串 連在電源和地之間的P溝道管和N溝道管就可能會同時導通，引起大的漏電流。 相應的如果圖2中IOB的壓焊點(23)浮空，那麼輸入緩衝器(22)輸入端的 浮空電壓有可能會引起輸入緩衝器(22)產生漏電流。為了防止這點，FPGA 提供了一個弱的上拉電晶體(27),其在工作時處於阻性狀態，可以看作一個 電阻。在配置期間，上拉控制邏輯電路(28)控制使電晶體(27)導通，在輸 入端提供一個弱的上拉。當配置結束時，上拉電晶體(27)斷開，不提供上拉 功能，此時壓焊點(23)的狀態一輸入、輸出或高阻一由配置決定。如果輸入 /輸出壓焊點沒有被配置為具體的功能，用戶可以加載一個邏輯高到存儲單元 (38)或者存儲單元(39)，使上拉電晶體(41 )或下拉電晶體(42)導通。
在這個過程中，配置結束時輸出緩衝器(21 )離開高阻狀態，如果大量的 輸出緩衝器(21)同時提供一個邏輯低電平，將會有大量的壓焊點(23)同時從配置期間的邏輯高電平進入邏輯低電平，瞬間大量電流從壓焊點的容性負載 流入地線，流過地網絡阻抗的大電流瞬間會將地線電平拉高，偏離零電位。這 種地彈現象，會擾亂晶片的輸出信號和內部邏輯，引起晶片的功能錯誤。
現有的輸出驅動緩衝器結構只含有推挽式結構相連的一個PMOS電晶體 和NMOS電晶體，這種結構不能減小電源線和地線上的電壓波動。
發明內容
本發明的技術解決問題是克服現有技術的不足，提供了一種可以減緩芯 片內部電源線和地線上噪聲的輸出驅動緩衝器。
本發明的技術解決方案是 一種可以減小電源線和地線噪聲的輸出驅動緩 衝器，包括上拉信號源、下拉信號源、上拉開關PMOS電晶體、下拉開關NMOS 電晶體以及壓焊點，上拉信號源接上拉開關PMOS電晶體的4冊極端，下拉信號 源接下拉開關NMOS電晶體的柵極端，上拉開關PMOS電晶體的源極端接電 源，下拉開關NMOS電晶體的源極端接參考點位，上拉開關PMOS電晶體的 漏極端和下拉開關NMOS電晶體的漏極端相連並接壓焊點，在下拉信號源和下 拉開關NMOS電晶體的柵極端之間連接有第一轉換速率控制電路和第一單脈 衝產生電路，或者在上拉信號源和上拉開關PMOS電晶體的棚i極端之間連接有 第二轉換速率控制電路和第二單脈衝產生電路，或者在下拉信號源和下拉開關 NMOS電晶體的柵極端之間連接有第一轉換速率控制電路和第一單脈衝產生 電路的同時在上拉信號源和上拉開關PMOS電晶體的柵極端之間連接有第二 轉換速率控制電路和第二單脈衝產生電路，所述的第一轉換速率控制電路和第 一單脈衝產生電路並聯，所述的第二轉換速率控制電路和第二單脈衝產生電路
並聯，所述的第一轉換速率控制電路通過控制下拉開關NMQS電晶體的柵極端 充電電流控制輸出驅動緩衝器邏輯狀態轉換時的轉換速率，所述的第二轉換速 率控制電路通過控制上拉開關PMOS電晶體的柵極端充電電流控制輸出驅動 緩衝器邏輯狀態轉換時的轉換速率，在下拉開關NMOS電晶體導通前，所述的 第一單脈衝產生電路為下拉開關NMOS電晶體的柵極端提供一個高脈衝以加速下拉開關NMOS電晶體導通時刻的到來，在上拉開關PMOS電晶體導通前， 所述的第二單脈衝產生電路為上拉開關PMOS電晶體的柵極端提供一個低脈 衝以加速上拉開關PMOS電晶體導通時刻的到來。
所述的第一轉換速率控制電路包括第一 PMOS電晶體、第一 NMOS晶體 管以及至少兩個PMOS傳輸電晶體，第一 PMOS電晶體的柵極端和第一 NMOS 電晶體的柵極端相連並接下拉信號源，第一 PMOS電晶體的漏極端和第一 NMOS電晶體的漏極端相連並接下拉開關NMOS電晶體的柵極端，第一 NMOS 電晶體的源極端接參考點位；每個PMOS傳輸電晶體的柵極端均耦合有存儲單 元，存儲單元的存儲值用於控制與其相連的PMOS傳輸電晶體的導通與關閉， 各PMOS傳輸電晶體的源極端均接至電源，各PMOS傳輸電晶體的漏極端均 接至第一 PMOS電晶體的源極端。
所述的第一單脈衝產生電路包括第二 PMOS電晶體、第三PMOS電晶體、 第二 NMOS電晶體、第三NMOS電晶體以及奇數個反相器，反相器之間串聯， 第一級反相器的輸入端接下拉信號源，最後一級反相器的輸出端接第二 PMOS 電晶體的柵極端，第二 PMOS電晶體的源極端接電源，第二PMOS電晶體的 漏極端與第三PMOS電晶體的源極端相連，第三PMOS電晶體的柵極端接下 拉信號源，第三PMOS電晶體的漏極端同時接下拉開關NMOS電晶體的柵極 端以及第二 NMOS電晶體的柵極端和漏極端，第二 NMOS電晶體的源極端接 第三NMOS電晶體的漏極端，第三NMOS電晶體的柵極端接最後一級反相器 的輸入端，第三NMOS電晶體的源極端接參考電位。
所述的第二轉換速率控制電路包括第四PMOS電晶體、第四NMOS晶體 管以及至少兩個NMOS傳輸電晶體，第四PMOS電晶體的柵極端和第四NMOS 電晶體的柵極端相連並接上拉信號源，第四PMOS電晶體的漏極端和第四 NMOS電晶體的漏極端相連並接上拉開關PMOS電晶體的4冊極端，第四PMOS 電晶體的源極端接電源；每個NMOS傳輸電晶體的柵極端均耦合有存儲單元， 存儲單元的存儲值用於控制與其相連的NMOS傳輸電晶體的導通與關閉，各
8NMOS傳輸電晶體的源極端均接至參考電位，各NMOS傳輸電晶體的漏極端 均接至第四NMOS電晶體的源極端。
所述的第二單脈衝產生電路包括第五PMOS電晶體、第六PMOS電晶體、 第五NMOS電晶體、第六NMOS電晶體以及奇數個反相器，反相器之間串聯， 第一級反相器的輸入端接上拉信號源，最後一級反相器的輸出端接第六NMOS 電晶體的柵極端，第六NMOS電晶體的源極端接參考電位，第六NMOS晶體 管的漏極端與第五NMOS電晶體的源極端相連，第五NMOS電晶體的柵極端 接上拉信號源，第五NMOS電晶體的漏極端同時接上拉開關PMOS電晶體的 柵極端以及第六PMOS電晶體的柵極端和漏極端，第六PMOS電晶體的源^L 端接第五PMOS電晶體的漏極端，第五PMOS電晶體的柵極端接最後一級反 相器的輸入端，第五PMOS電晶體的源極端接電源。
本發明與現有^支術相比的優點在於
(1 )本發明通過在常規驅動器結構中加入轉換速率控制電路和脈衝產生電 路，減小了電源線和地線上的噪聲，提高了系統的信號完整性；轉換速率控制 電路可以調整輸出驅動緩衝器的轉換速率，控制下拉開關NMOS電晶體或上4i 開關PMOS電晶體的電流瀉放速率，從而避免其作為大電流瀉放通路產生地彈 效應；
(2 )轉換速率控制電路通過存儲單元位來控制輸出驅動緩衝器的轉換速 率，即輸出驅動緩衝的轉換速率是可配置的，使得這個輸出驅動緩衝器可以用 在對轉換速率有不同要求的信號^4至上，而不需要針對不同的應用需求重新詔二 計或生產製造輸出緩衝器電路；
(3)單脈衝產生電路可以在下拉開關NMOS電晶體或上拉開關PMOS晶 體管導通之前，為其提供一個短暫的高脈衝，保證了在避免地彈效應的同時， 不影響輸出驅動緩衝器的性能。
圖1為FPGA的內部結構圖；結構圖3為本發明輸出驅動緩衝器的第一種結構示意圖； 圖4為圖3中輸出驅動緩衝器的一種具體實現方式； 圖5為圖4中單脈沖產生電路的信號時序圖； 圖6為本發明輸出驅動緩衝器的笫二種結構示意圖； 圖7為圖6中輸出驅動緩衝器的一種具體實現方式； 圖8為本發明輸出驅動緩衝器的第三種結構示意圖。
具體實施例方式
從背景技術中的分析可以看出，地彈的產生主要是由於輸出驅動緩衝器在
4艮短的時間內迅速向地線注入大量電流造成的。如果可以控制車ir出驅動管的開 啟速度，使得輸出驅動管緩慢導通，那麼就可以控制輸出驅動管向地線注入電 流的速度，本發明中對輸出驅動管導通速度的控制主要是通過轉換速率控制電 路實現的。如圖3所示，為本發明輸出驅動緩衝器的一種結構示意圖，受上拉
信號源301和下拉信號源302的控制，上拉信號源301控制上拉開關PMOS 電晶體303的柵極，上拉開關PMOS電晶體303的源極接電源VDD,漏極接 壓焊點308。下拉信號源302輸入到第一轉換速率控制電路400和第一單脈衝 產生電路420中，第一轉換速率控制電路400和第一單脈衝產生電路420並聯， 其輸出信號控制下拉開關NMOS電晶體305的柵極，下拉開關NMOS電晶體 305的漏極接壓焊點308，源極接參考電位。
如果要控制上拉開關NMOS電晶體305的開啟速度，使其慢慢導通，控
制其向地線注入電流的速度，根據公式^ =丄，可知轉換速率控制電路必須要
dt C
可以提供對下拉開關NMOS電晶體305柵極充電電流大小的控制。
圖4為圖3所示驅動緩衝器結構示意圖的一種具體實現方式，圖中對第一 轉換速率控制電路400和第一單脈衝產生電路420進行了細化。存儲單元413 一416分別耦合到PMQS傳輸電晶體403—406的對冊;f及端，控制傳輸電晶體403 —406的導通與關閉。這裡的存儲單元可以選擇SRAM型的存儲單元，當存儲
1單元被配置的值為低時，PMOS傳輸電晶體導通，為高時PMOS傳輸電晶體 關閉。存儲單元的個數根據具體希望可以配置的數目而定，至少需要兩個。 PMOS傳輸電晶體403—406的源極均接電源，漏極連接在一起與第一 PMOS 電晶體401的源極相接。第一 PMOS電晶體401和第一 NMOS電晶體402連 結成反相器的形式，第一 PMOS電晶體401和第一 NMOS電晶體402的柵極 接下拉信號源302，第一 PMOS電晶體401和第一 NMOS電晶體402的漏極 連接在一起作為輸出控制下拉開關NMOS電晶體305的柵極，第一 NMOS晶 體管402的源極接參考電位。在實際使用時，可以選擇PMOS傳輸電晶體403 —406的尺寸比例，如為1:2:4:8,這樣PMOS傳輸電晶體406的溝道寬長比
例是PMOS傳輸電晶體403的8倍。根據lD^丄〃nC。x!(VGs-VTH)2,可知流過
2 L
PMOS傳輸電晶體403—406的電流I0—I3也是相同的比例關係。這裡所說的 比例關係可以根據不同的設計需要加以改變。圖4中的上拉信號源301、下拉 信號源302、上拉開關PMOS電晶體303、下拉開關NMOS電晶體305和壓 焊點308與圖三中意義相同，並取一樣的編號，這裡不再說明。
圖4中，第一反相器417的輸入端接下拉信號源302,第一反相器417的 輸出端接第二反相器418的輸入端，第二反相器418的輸出端連接第三反相器 419的輸入端，第三反相器419的輸出端接第二PMOS電晶體421的柵極端。 第二 PMOS電晶體421的源極接電源電壓，第二 PMOS電晶體421的漏極與 第三PMOS電晶體422的源極相接，第三PMOS電晶體422的柵極接下拉信 號源302。第三PMOS電晶體422的漏極和第二 NMOS電晶體423的柵極和 漏極相連作為第一單脈衝產生電路420的輸出，同時與第一轉換速率控制電-各 400的輸出相連， 一起控制下拉開關NMOS電晶體305的柵極端。第二 NMOS 電晶體423的源極接第三NMOS電晶體424的漏極，第三NMQS電晶體424 的柵極受第二反相器418的輸出信號控制，第三NMOS電晶體424的源扭j妾 地。
第一單脈衝產生電路420的主要作用是在下拉開關NMOS電晶體305柵極電壓達到NMOS電晶體的閾值電壓VTH之前，為其提供一個短暫的(通常 只有幾十皮秒)高脈衝。圖4中的下拉信號源302由高電平轉換為低電平時， 經過兩個反相器延遲(第一反相器417和第二反相器418的傳輸延遲)後第二 反相器418的輸出信號後由高電平轉換為低電平，在此期間第三NMOS晶體 管424導通，如果下拉開關NMOS電晶體305的柵極端電壓高於VTH,第二 NMOS電晶體423也會導通，保證下拉開關NMOS電晶體305 4冊極端電壓在 此期間低於VTH;而與此同時，下拉信號源302由高到低的變換隻有經過三個 反相器延遲(第一反相器417、第二反相器418和第三反相器419的傳輸延遲) 後，才能使第三反相器419的輸出信號由低電平轉換為高電平，而在下拉信號 源302置為低電平到第三反相器419的輸出轉換為高電平以前，這段時間內第 二 PMOS電晶體421和第三PMOS電晶體422均導通，為下拉開關NMOS 電晶體305的柵極提供一個上拉電壓。
需要說明的是，此處選用了三個反相器，實際上，用戶可以根據自身的應 用需求(脈衝寬度的要求)，選取奇數個反相器，只要滿足下拉信號源302與 第二 PMOS電晶體421柵極端之間的個數為奇數個，下拉信號源302與第三 NMOS電晶體424柵極端之間為偶數個即可。
圖5為圖4中單脈衝產生電路的時序圖，可以看出第二反相器418在經過 兩個反相器延遲Td1之後由高電平轉換為低電平，第三反相器419在經過三個 反相器延遲Td之後由低電平轉換為高電平，而單脈衝產生電路只有在第二反 相器418已經轉換為低電平第三反相器419還沒有轉換為高電平這段時間內 (即圖5中的Td2),才會為下拉開關NMOS電晶體305的柵極提供一個高電 平脈衝。
圖6為本發明輸出驅動緩衝器的另一種結構示意圖。受上拉信號源301和 下拉信號源302的控制，上拉信號源301輸入到第二轉換速率控制電路620 和第二單脈衝產生電路600中，第二轉換速率控制電路620和第二單脈衝產生 電路600的輸出信號控制上拉開關PMOS傳輸電晶體303的柵極，上拉開關
12PMOS電晶體303的漏極接壓焊點308，上拉開關PMOS電晶體303的源極 接電源。下拉信號源302控制下拉開關NMOS傳輸電晶體305的柵-極端，下 拉開關NMOS電晶體305的源極接參考電位，漏極接壓焊點308。
圖7為圖6所示驅動緩衝器結構示意圖的一種具體實現方式，圖中的第二 轉換速率控制電路600和第二單脈衝產生電路620與圖4中的相關電路原理一 致。第二轉換速率控制電路600包括第四PMOS電晶體601 、第四NMOS晶 體管602以及四個NMOS傳輸電晶體603—606，第四PMOS電晶體601的 柵極端和第四NMOS電晶體602的柵極端相連並接上拉信號源301,第四 PMOS電晶體601的漏極端和第四NMOS電晶體602的漏極端相連並接上拉 開關PMOS電晶體303的柵極端，第四PMOS電晶體601的源極端4妻電源； 每個NMOS傳輸電晶體的柵極端均耦合有存儲單元，存儲單元的存儲值用於控 制與其相連的NMOS傳輸電晶體的導通與關閉，NMOS傳輸電晶體603—606 的源極端均接至參考電位，漏極端均接至第四NMOS電晶體602的源極端。
第二單脈衝產生電路620包括第五PMOS電晶體621、第六PMOS晶體 管622、第五NMOS電晶體623、第六NMOS電晶體624以及3個反相器617 一619，反相器之間串聯，第一級反相器617的輸入端接上拉信號源301,最 後一級反相器619的輸出端接第六NMOS電晶體624的柵極端，第六NMOS 電晶體624的源極端接參考電位，第六NMOS電晶體624的漏才及端與第五 NMOS電晶體623的源極端相連，第五NMOS電晶體623的柵極端接上拉信 號源301 ，第五NMOS電晶體623的漏極端同時接上拉開關PMOS電晶體303 的柵極端以及第六PMOS電晶體622的4冊才及端和漏極端，第六PMOS電晶體 622的源極端接第五PMOS電晶體621的漏極端，第五PMOS電晶體621的 柵極端接最後一級反相器619的輸入端，第五PMOS電晶體621的源極端接 電源。
圖8為為本發明輸出驅動緩衝器的第三種結構示意圖。圖中的轉換速率控 制電路和單脈沖產生電路的具體實現方式均可參照圖4和圖7中的相關電路。
13應該注意的是，這裡所提到的轉換速率控制電路和單脈衝產生電路除了採 用本發明實施例中給出的具體電路外，還可以選擇其它形式的轉換速率控制電 路和單脈衝產生電路。例如對於單脈沖產生電路， 一種形式可以選擇在輸入信 號分別經過奇數個反相器延遲和偶數個反相器延遲後送入或非門的兩個輸入 端，在輸入信號由高變低時，或非門輸出端產生一個高脈沖信號，可用於圖4
中的420;或者是輸入信號在分別經過奇數個反相器延遲和偶數個反相器延遲 後送入與非門的兩個輸入端可以產生一個與非門，在輸入信號由低變高時，與 非門輸出端產生一個低脈衝信號，可用於圖7中的620。因此本發明的保護內 容是寬泛的。
本說明書中未作詳細描述的內容屬本領域專業4支術人員的公知4支術。
權利要求
1、一種可以減小電源線和地線噪聲的輸出驅動緩衝器，包括上拉信號源(301)、下拉信號源(302)、上拉開關PMOS電晶體(303)、下拉開關NMOS電晶體(305)以及壓焊點(308)，上拉信號源(301)接上拉開關PMOS電晶體(303)的柵極端，下拉信號源(302)接下拉開關NMOS電晶體(305)的柵極端，上拉開關PMOS電晶體(303)的源極端接電源，下拉開關NMOS電晶體(305)的源極端接參考點位，上拉開關PMOS電晶體(303)的漏極端和下拉開關NMOS電晶體(305)的漏極端相連並接壓焊點(308)，其特徵在於在下拉信號源(302)和下拉開關NMOS電晶體(305)的柵極端之間連接有第一轉換速率控制電路(400)和第一單脈衝產生電路(420)，或者在上拉信號源(301)和上拉開關PMOS電晶體(303)的柵極端之間連接有第二轉換速率控制電路(600)和第二單脈衝產生電路(620)，或者在下拉信號源(302)和下拉開關NMOS電晶體(305)的柵極端之間連接有第一轉換速率控制電路(400)和第一單脈衝產生電路(420)的同時在上拉信號源(301)和上拉開關PMOS電晶體(303)的柵極端之間連接有第二轉換速率控制電路(600)和第二單脈衝產生電路(620)，所述的第一轉換速率控制電路(400)和第一單脈衝產生電路(420)並聯，所述的第二轉換速率控制電路(600)和第二單脈衝產生電路(620)並聯，所述的第一轉換速率控制電路(400)通過控制下拉開關NMOS電晶體(305)的柵極端充電電流控制輸出驅動緩衝器邏輯狀態轉換時的轉換速率，所述的第二轉換速率控制電路(600)通過控制上拉開關PMOS電晶體(303)的柵極端充電電流控制輸出驅動緩衝器邏輯狀態轉換時的轉換速率，在下拉開關NMOS電晶體(305)導通前，所述的第一單脈衝產生電路(420)為下拉開關NMOS電晶體(305)的柵極端提供一個高脈衝以加速下拉開關NMOS電晶體(305)導通時刻的到來，在上拉開關PMOS電晶體(303)導通前，所述的第二單脈衝產生電路(620)為上拉開關PMOS電晶體(303)的柵極端提供一個低脈衝以加速上拉開關PMOS電晶體(303)導通時刻的到來。
2、 根據權利要求1所述的一種可以減小電源線和地線噪聲的輸出驅動緩 衝器，其特徵在於所述的第一轉換速率控制電路(400)包括第一PMOS晶 體管(401 )、第一 NMOS電晶體(402)以及至少兩個PMOS傳輸電晶體， 第一 PMOS電晶體(401 )的柵極端和第一 NMOS電晶體(402 )的柵極端相 連並接下拉信號源(302 ),第一 PMOS電晶體(401 )的漏極端和第一 NMOS 電晶體(402)的漏極端相連並接下拉開關NMOS電晶體(305)的柵極端， 第一 NMOS電晶體(402)的源極端接參考點位；每個PMOS傳輸電晶體的 柵極端均耦合有存儲單元，存儲單元的存儲值用於控制與其相連的PMOS傳輸 電晶體的導通與關閉，各PMOS傳輸電晶體的源極端均接至電源，各PMOS 傳輸電晶體的漏極端均接至第一PMOS電晶體(401)的源極端。
3、 根據權利要求1或2所述的一種可以減小電源線和地線噪聲的輸出驅 動緩衝器，其特徵在於所述的第一單脈衝產生電路(420)包括第二 PMOS 電晶體(421)、第三PMOS電晶體(422)、第二 NMOS電晶體(423)、第三 NMOS電晶體(424)以及奇數個反相器，反相器之間串聯，第一級反相器的 輸入端接下拉信號源(302),最後一級反相器的輸出端接第二 PMOS電晶體(421)的柵極端，第二PMOS電晶體(421)的源極端接電源，第二PMOS 電晶體(421 )的漏極端與第三PMOS電晶體(422)的源極端相連，第三PMOS 電晶體(422)的柵極端接下拉信號源(302)，第三PMOS電晶體(422)的 漏極端同時接下拉開關NMOS電晶體(305)的柵極端以及第二 NMOS晶體 管(423)的柵極端和漏極端，第二 NMOS電晶體(423)的源極端接第三NMOS 電晶體(424)的漏極端，第三NMOS電晶體(424)的柵極端接最後一級反 相器的輸入端，第三NMOS電晶體(424)的源極端接參考電位。
4、 根據權利要求1或2所述的一種可以減小電源線和地線噪聲的輸出驅 動緩衝器，其特徵在於所述的第二轉換速率控制電路(600)包括第四PMOS 電晶體(601)、第四NMOS電晶體(602)以及至少兩個NMOS傳輸電晶體，第四PMOS電晶體(601 )的柵極端和第四NMOS電晶體(602)的柵極端相 連並接上4i信號源(301 )，第四PMOS電晶體(601 )的漏極端和第四NMOS 電晶體(602)的漏極端相連並接上拉開關PMOS電晶體(303)的柵極端， 第四PMOS電晶體(601)的源才及端接電源；每個NMOS傳輸電晶體的棚-才及 端均耦合有存儲單元，存儲單元的存儲值用於控制與其相連的NMOS傳輸晶體 管的導通與關閉，各NMOS傳輸電晶體的源極端均接至參考電位，各NMOS 傳輸電晶體的漏極端均接至第四NMOS電晶體(602)的源極端。
5、根據權利要求1或2所述的一種可以減小電源線和地線噪聲的輸出驅 動緩沖器，其特徵在於所述的第二單脈沖產生電路(620)包括第五PMOS 電晶體(621)、第六PMOS電晶體(622)、第五NMOS電晶體(623)、第六 NMOS電晶體(624)以及奇數個反相器，反相器之間串聯，第一級反相器的 輸入端接上拉信號源(301),最後一級反相器的輸出端接第六NMOS電晶體(624)的柵極端，第六NMOS電晶體(624)的源極端接參考電位，第六NMOS 電晶體(624)的漏極端與第五NMOS電晶體(623)的源極端相連，第五NMOS 電晶體(623)的柵極端接上拉信號源(301),第五NMOS電晶體(623)的 漏極端同時接上拉開關PMOS電晶體(303)的柵極端以及第六PMOS電晶體(622)的柵極端和漏極端，第六PMOS電晶體(622)的源極端接第五PMOS 電晶體(621 )的漏極端，第五PMOS電晶體(621 )的柵極端接最後一級反 相器的輸入端，第五PMOS電晶體(621)的源極端接電源。
全文摘要
一種可以減小電源線和地線噪聲的輸出驅動緩衝器，在現有的由單個PMOS電晶體和NMOS電晶體組成的推挽式結構基礎上，加入了速率轉換控制電路和單脈衝產生電路，速率轉換控制電路和單脈衝產生電路並聯，速率控制電路通過控制上拉或者下拉開關電晶體的柵極電流來實現對上拉或者下拉開關電晶體開關時間的控制，從而為輸出驅動緩衝器提供一個合適的轉換速率，避免電源線和地線上的噪聲，單脈衝產生電路可以為上拉或者下拉開關電晶體提供一個短暫的脈衝，保證在減小電源線和地線噪聲的同時，又不影響輸出驅動緩衝器的性能。
文檔編號H03K19/0185GK101488744SQ20091007884
公開日2009年7月22日 申請日期2009年3月5日 優先權日2009年3月5日
發明者鵬 儲, 孫華波, 林彥君, 慜 王, 雷 王, 雷 陳 申請人:北京時代民芯科技有限公司;中國航天時代電子公司第七七二研究所