高高寬比的接觸結構及其製造方法與流程

2023-10-20 06:02:47

本發明的實施例涉及集成電路器件，更具體地，涉及高高寬比的接觸結構及其製造方法。

背景技術：

可以通過各種方式實現半導體器件中的導電性。不同層級上的導線通常通過特定位置處的導電插塞連接。然而，絕大多數半導體器件的構件(例如，電晶體)的數量大大增加。在諸如高性能處理器器件的單個半導體器件中，可以包括數百萬個電晶體。因此，由於器件尺寸抑制了電晶體的任何物理擴展，所以減小電晶體尺寸和增大其密度在本領域受到高度關注。

傳統的半導體器件可以包括在層間介電(ILD)層中形成接觸孔以及然後用導電材料填充接觸孔。隨著電晶體的尺寸和間距減小，接觸孔的高寬比顯著增大。結果，更加難以精確地和反覆地形成堆疊的接觸結構。

技術實現要素：

本發明的實施例提供了一種製造半導體器件的方法，包括：在半導體襯底上形成多個柵極結構；在所述柵極結構上方沉積第一層間介電層；在每兩個緊鄰的柵極結構之間的所述第一層間介電層中形成第一接觸插塞；在所述第一層間介電層上沉積蝕刻停止層；在所述蝕刻停止層上沉積第二層間介電層；在所述第二層間介電層中形成與所述第一接觸插塞對準的第二接觸插塞；以及在所述第二層間介電層和所述第二接觸插塞上面沉積金屬層。

本發明的另一實施例提供了一種製造半導體器件的方法，包括：在半導體襯底上形成多個柵極結構；在所述柵極結構上方沉積第一層間介電層；在所述第一層間介電層中形成第一接觸插塞；在所述第一層間介電層上沉積蝕刻停止層；在所述蝕刻停止層上沉積第二層間介電層；在所述第二層間介電層中形成與所述第一接觸插塞對準的第二接觸插塞，其中，所述第一接觸插塞和所述第二接觸插塞具有大於6.9的組合高寬比；以及在所述第二層間介電層和所述第二接觸插塞上面沉積金屬層。

本發明的又一實施例提供了一種半導體器件，包括：半導體襯底；多個柵極結構，設置在所述半導體襯底上；第一層間介電層，位於所述柵極結構和所述半導體襯底上面；第一接觸插塞，設置在每兩個緊鄰的柵極結構之間；蝕刻停止層，設置在所述第一層間介電層上；第二層間介電層，位於所述蝕刻停止層上面；第二接觸插塞，設置在所述第一接觸插塞上，其中，所述第一接觸插塞和所述第二接觸插塞具有大於6.9的組合高寬比；以及金屬層，位於所述第二層間介電層和所述第二接觸插塞上面。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪製。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據本本發明的一些實施例的示出製造半導體器件的工藝的流程圖；

圖2至圖12是根據本發明的一些實施例的示出製造半導體器件的工藝的示意性截面圖；以及

圖13是根據本發明的一些實施例的示出半導體器件的示意性截面圖。

具體實施方式

以下公開內容提供了許多用於實現所提供主題的不同特徵的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，並且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重複參考標號和/或字符。該重複是為了簡單和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。

而且，為便於描述，在此可以使用諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關係。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。

通過在層間介電(ILD)層中蝕刻接觸孔以及用導電材料填充接觸孔來形成傳統的堆疊接觸結構。ILD層的高度等於整個層厚度的高度。例如，如果層是6000埃，則ILD層的厚度將是6000埃。接觸孔的尺寸受到ILD層的厚度的限制。更具體地，接觸孔的高度將是6000埃。另一方面，由於有限的間距，接觸孔的寬度保持相對較窄。結果，在填充導電材料以形成接觸插塞之後，接觸插塞的高寬比較高。在一些情況下，由於半導體器件設計，接觸插塞的高寬比可以大於7:1。

高高寬比隱含著一些缺陷。在形成接觸孔的工藝中，一些缺陷與漫長的蝕刻工藝一起出現。接觸孔的底部傾向於在端部收縮，其中，接觸孔暴露襯底。接觸孔的寬度的減小導致界面處的差的接觸。除了歪曲的接觸孔之外，將ILD層蝕刻至其全深花費相當多的時間。消耗的時間越長，在接觸孔的底部處留下的殘留物越多。高高寬比表明較長的蝕刻周期和較多的不需要的殘留物。由於接觸孔的深度，殘留物幾乎不能完全去除，並且該汙染物進一步降低了接觸插塞的導電性。

現在轉到圖1，示出了用於製造包括高高寬比的堆疊接觸結構的半導體器件的方法10的實施例。在圖2至圖13的示意圖中進一步示出了圖1中示出的方法10的實施例，並且當在下面的文本中出現時應該參考這些圖。

如圖1中的框101闡述的，在半導體襯底上形成柵電極。這在圖2中示出，圖2示出襯底100和至少兩個柵電極。襯底100是塊狀矽，但是也可以使用諸如絕緣體上矽(SOI)或位於塊狀矽鍺上面的矽層的其他常用的材料和結構。如圖2所示，在半導體襯底100上沉積的柵極介電材料和柵極導電材料被圖案化並且分別成為柵極介電層110和柵電極120，柵極介電層110和柵電極120一起形成柵極結構。柵極介電層110可以由氧化矽或高k介電材料形成。柵電極120可以由非晶矽、多晶矽、摻雜多晶矽、金屬、單晶矽或其他導電材料形成。

接下來，在柵極結構的每個側壁上形成介電間隔件125。介電間隔件125可以由氧化物、氮化物、氮氧化物或它們的組合形成。在襯底100上完成的柵極結構上沉積用於在隨後的接觸孔形成期間控制終點的接觸蝕刻停止層(CESL)126。CESL 126可以由氮化矽、氮氧化矽、碳化矽或它們的組合形成。

返回圖1，如框103中闡述的，在柵極結構上方沉積第一層間介電(ILD)層130。這在圖3中示出，其中，第一ILD層130形成在CESL 126上面以將柵極結構(即，柵極介電層110、柵電極120和介電間隔件125)與隨後形成的接觸孔隔離。第一ILD層130可以是通過熱化學汽相沉積(CVD)工藝或高密度等離子體(HDP)工藝由摻雜或未摻雜的氧化矽形成的含氧化矽層，例如，未摻雜的矽酸鹽玻璃(USG)、磷摻雜的矽酸鹽玻璃(PSG)或硼磷矽酸鹽玻璃(BPSG)。可選地，第一ILD層130可以由摻雜或P摻雜的旋塗玻璃(SOG)、PTEOS或BPTEOS形成。

將第一ILD層130的頂面減薄和平坦化至預定高度。第一ILD層130的高度正好足以隔離柵極結構並且不能比其預期目的更厚，因為ILD層的厚度在隨後工藝中確定接觸孔尺寸。接觸孔形成將分成兩個單獨的階段以克服傳統的製造工藝中常見的先前提到的缺陷。如圖3所示，第一ILD層130的高度能夠隔離柵極結構。更具體地，第一ILD層130的厚度應該達到接觸孔的整個長度的大約四分之三，但不是接觸孔的總長度。通常地，ILD層的厚度將確定接觸孔的尺寸。在本文中，反過來，接觸孔將確定第一ILD層130的厚度並且在後期階段中確定第二ILD層160的厚度。

如框105中闡述的，在每兩個緊鄰的柵極結構之間的第一ILD層130中形成一個或多個接觸插塞。這在圖4至圖6中示出，其中，形成第一接觸孔133，並且第一導電材料140a填充至第一接觸孔133內以形成第一接觸插塞140。提供了光刻圖案化的光刻膠層，為了簡化和清楚，在圖中省略了該光刻膠層。更具體地，在第一ILD層130上設置光掩模，並且選擇性地去除光掩模的部分(例如，使用光刻或合適的蝕刻劑化學物)以限定掩模，該掩模暴露將被去除的位於襯底100上面的第一ILD層130的部分，從而產生第一接觸孔133，同時位於柵極結構上面的光掩模的部分保持完整。在本發明的一些實施例中，第一接觸孔133定位在一對緊鄰的柵電極之間。

在本發明的實施例中，如圖4所示，實施幹蝕刻工藝以形成穿過第一ILD層130並且暴露下面的襯底100的第一接觸孔133。使用掩蔽技術的典型的光刻工藝和各向異性蝕刻操作(例如，等離子體蝕刻或反應離子蝕刻)形成第一接觸孔133。然後剝離光掩模。第一接觸孔133的深度與第一ILD層130的厚度相同。

現在轉到圖5，示出了填充第一接觸孔133的空隙的第一導電材料140a。第一導電材料140a沉積在襯底100上方並且過填充第一接觸孔133，從而使得完全填充第一接觸孔133。通過化學機械拋光(CMP)去除除了第一接觸孔133之外的第一導電材料140a的部分。如圖6所示，因此再次暴露第一ILD層130，並且填充第一接觸孔133的第一導電材料140a的剩餘部分成為第一接觸插塞140。第一接觸插塞140由鎢或鎢基合金形成。形成第一接觸插塞140的一種方法包括選擇性鎢化學汽相沉積(W-CVD)。例如，鎢可以基本上僅沉積在第一接觸孔133的底部處暴露的矽上，並且然後可以用回蝕刻去除鎢的過度生長。

如框107中闡述的，在第一ILD層130上沉積蝕刻停止層150。這在圖7中示出，其中，蝕刻停止層150毯狀覆蓋第一ILD層130和第一接觸插塞140。蝕刻停止層150可以由氧化矽、氮化矽、碳化矽、氮氧化矽或它們的組合形成，蝕刻停止層150可以通過包括低壓化學汽相沉積(LPCVD)、大氣壓化學汽相沉積(APCVD)、等離子體增強化學汽相沉積(PECVD)、物理汽相沉積(PVD)、濺射和任何其他合適的沉積工藝的各種沉積技術形成。

如框109中闡述的，在蝕刻停止層150上沉積第二層間介電(ILD)層160。這在圖8中示出，其中，第二ILD層160毯狀覆蓋蝕刻停止層150。第二ILD層160可以是通過熱CVD工藝或HDP工藝由摻雜或未摻雜的氧化矽形成的含氧化矽的層，例如，USG、PSG或BPSG。第二ILD層160可以由摻雜或P摻雜的SOG、PTEOS或BPTEOS形成。在沉積第二ILD層160之後，實施平坦化，例如，CMP。在材料和形成工藝方面，第二ILD層160與第一ILD層130相同。

如框111中闡述的，在第二ILD層160中形成與第一接觸插塞140對準的第二接觸插塞170。這在圖9至圖11中示出，其中，在第二ILD層160中形成第二接觸孔163，並且在第二接觸孔163內填充第二導電材料170a以形成第二接觸插塞170。再次採用用於形成第一接觸插塞140的相同的光刻圖案化的光刻膠層，為了簡化和清楚，在圖中省略了該光刻膠層。更具體地，在蝕刻停止層150上設置具有用於第一接觸插塞140的相同的圖案的光掩模。由於相同的光掩模用於第二接觸孔163，挖出與用於第一接觸孔133恰好相同的圖案，所以不必限定新的光掩模。這節省了限定另一光掩模的步驟。光掩模暴露位於蝕刻停止層150上面的將被去除的第二ILD層160的部分以產生第二接觸孔163，而剩餘部分保留完整。由於使用相同的光掩模，第二接觸孔163承繼第一接觸孔133的位置。如圖9所示，在蝕刻之後，第二接觸孔163穿過第二ILD層160和蝕刻停止層150並且暴露下面的第一接觸插塞140。

現在轉到圖10，示出了填充第二接觸孔163的空隙的第二導電材料170a。第二導電材料170a沉積在第一接觸插塞140上方並且過填充第二接觸孔163，從而使得完全填充第二接觸孔163。通過化學機械拋光(CMP)去除除了第二接觸孔163之外的第二導電材料170a的部分。如圖11所示，因此再次暴露第二ILD層160，並且填充第二接觸孔163的第二導電材料170a的剩餘部分成為第二接觸插塞170。第二接觸插塞170由鎢或鎢基合金形成。在一些實施例中，第一材料140a和第二材料170a相同。

第一ILD層130和第二ILD層160之間的差別由它們的厚度(高度)引起。如先前討論的，由於電晶體中的組件架構，接觸插塞具有較高的高寬比(大於6.9)。通常地，在一個蝕刻步驟中形成接觸孔。然而，高高寬比意味著蝕刻時間長並且殘餘物分散在接觸孔的底部處。當導電材料填充時，接觸插塞在端部大大減小，從而產生差的接觸。在本實施例中，接觸插塞的整個長度在第一接觸插塞140和第二接觸插塞170之間分派。換句話說，在兩個單獨的階段中形成單個接觸插塞。第一ILD層130的高度限定第一接觸插塞140的深度。接下來，第二ILD層160限定第二接觸插塞170的深度。然而，第一接觸插塞140和第二接觸插塞170的組合長度則是單個接觸插塞的整個長度。

第一接觸插塞140的高度為完整的接觸插塞的總長度的約四分之三，而第二接觸插塞170的高度完成整個接觸插塞的剩餘高度，其為總長度的約四分之一。第一ILD層130和第二ILD層160分別確定第一接觸插塞140和第二接觸插塞170的尺寸。在兩個單獨的階段中形成單個接觸插塞，並且第一接觸插塞和第二接觸插塞的累計長度促成單個接觸插塞尺寸。另一方面，在兩階段蝕刻工藝中，第一接觸孔133和第二接觸孔163的高寬比大大減小，並且因此需要較少的時間且產生較少的殘餘物，同時最終的高寬比保持相同。

參照圖1中的框113，在第二ILD層上方沉積金屬層。這在圖12中示出，圖12示出了位於第二ILD層160上面的金屬層180。在第二ILD層160上方沉積和圖案化金屬層180以電連接接觸插塞140、170。

現在轉到圖13，示出了本發明的實施例。柵電極220形成在半導體襯底200上。襯底200是塊狀矽，但是也可以使用諸如絕緣體上矽(SOI)或位於塊狀矽鍺上面的矽層的其他常用的材料和結構。如圖13所示，在襯底200上設置柵極介電層210，並且在柵極介電層210上設置浮置柵極多晶矽氧化物222。然後在浮置柵極多晶矽氧化物222上設置隔離膜223。在隔離膜223上設置控制柵極多晶矽氧化物224。由此形成柵電極220。在柵電極的任一側上設置兩個介電間隔件225，置於浮置柵極多晶矽氧化物222和控制柵極多晶矽氧化物224的側面。介電間隔件225可以由氧化物、氮化物、氮氧化物或它們的組合形成。如圖13所示，接觸蝕刻停止層(CESL)226毯狀覆蓋襯底200、間隔件225和控制柵極多晶矽氧化物224的頂部。CESL 226可以由氮化矽、氮氧化矽、碳化矽或它們的組合形成。

在柵極結構上方設置第一層間介電(ILD)層230以將柵極結構(即，柵極介電層210、柵電極220和介電間隔件225)與隨後形成的接觸孔隔離。將第一ILD層230的頂面減薄和平坦化至預定高度。在本實施例中，第一ILD層230具有約4000埃的厚度，這正好能夠電隔離柵電極220。如先前討論的，第一ILD層230的厚度對應於第一接觸孔的高度以避免接觸孔形成的工藝中的高高寬比。第一ILD層應該僅佔接觸插塞的整個長度的約四分之三。接觸孔將確定第一ILD層230的厚度，並且在後期階段確定第二ILD層260的厚度。在6000埃接觸插塞的情況下，第一ILD層230跨越4000埃。第一ILD層230可以是通過熱化學汽相沉積(CVD)工藝或高密度等離子體(HDP)工藝由摻雜或未摻雜的氧化矽形成的含氧化矽層，例如，為摻雜的矽酸鹽玻璃(USG)、磷摻雜的矽酸鹽玻璃(PSG)或硼磷矽酸鹽玻璃(BPSG)。可選地，第一ILD層230可以由摻雜或P摻雜的旋塗玻璃(SOG)、PTEOS或BPTEOS形成。

進行光刻以圖案化將被去除的第一ILD層230以產生第一接觸孔233，而位於柵極結構上面的光掩模的部分保持完整。第一接觸孔233穿過第一ILD層230並且暴露下面的襯底200。如圖13所示，第一接觸孔233定位在一對緊鄰的柵電極220之間。第一導電材料240a填充第一接觸孔233以形成第一接觸插塞240。第一接觸孔233的深度與第一ILD層230的厚度相同。

第一導電材料240a佔據第一接觸孔233的空隙，其中，第一導電材料240a接觸下面的襯底200。第一接觸插塞240由鎢或鎢基合金形成。蝕刻停止層250毯狀覆蓋第一ILD層230和第一接觸插塞240。蝕刻停止層250可以由氧化矽、氮化矽、碳化矽、氮氧化矽或它們的組合形成，蝕刻停止層250可以通過各種沉積技術形成。第二ILD層260毯狀覆蓋蝕刻停止層250。在材料和形成工藝方面，第二ILD層260與第一ILD層230相同。然而，第一ILD層230和第二ILD層260的差別起因於厚度。第二ILD層260的厚度佔整個接觸插塞的剩餘的四分之一。較薄的第二ILD層260表明第二接觸孔形成中的輕微高寬比，並且因此蝕刻持續時間和殘餘物大大地減少。第一ILD層230和第二ILD層260的組合尺寸是接觸插塞的最終的高寬比，其大於6.9。

在第二ILD層260中形成第二接觸孔263，並且在第二接觸孔263內填充第二導電材料270a以形成第二接觸插塞270。再次採用用於形成第一接觸插塞240的相同的光刻圖案化的光刻膠層。由於使用相同的光掩模，因此，第二接觸孔263承繼第一接觸孔233的位置。第二接觸孔263穿過第二ILD層260和蝕刻停止層250並且暴露下面的第一接觸插塞240。第二導電材料270a填充第二接觸孔263以形成第二接觸插塞270。第二接觸插塞270由鎢或鎢基合金形成。在一些實施例中，第一材料240a和第二材料270a相同。在化學機械拋光之後，在第二ILD層260上方設置和圖案化金屬層280以電連接接觸插塞240、270。完成了堆疊接觸件。

如先前討論的，由於電晶體中的組件架構，接觸插塞具有較高的高寬比(大於6.9)。通常地，在一個蝕刻步驟中形成接觸孔。然而，高高寬比意味著蝕刻持續時間長並且殘餘物分散在接觸孔的底部處。當導電材料填充時，接觸插塞在端部大大減小，從而產生差的接觸。根據本發明，接觸插塞的整個長度在第一接觸插塞和第二接觸插塞之間分派。換句話說，在兩個單獨的階段中形成單個接觸插塞。第一ILD層的高度限定接觸插塞的部分，而第二ILD層限定接觸插塞的剩餘部分。第一接觸插塞和第二接觸插塞的組合形成完整的接觸插塞。在這方面，由於第一ILD層和第二ILD層分派一個接觸插塞的厚度，所以每個接觸孔形成中的蝕刻持續時間減小。第一ILD層具有僅能夠電隔離柵電極以避免第一接觸孔的形成中的高高寬比的厚度。第二ILD層完成接觸插塞的整個長度，從而使得保持原始的高寬比，同時在蝕刻工藝中產生的殘餘物大大減少。也就是說，接觸插塞在其整個跨度上的形狀是均勻的，並且具有良好的導電性。

本發明的一個方面提供一種製造半導體器件的方法，包括：在半導體襯底上形成多個柵極結構。在柵極結構上沉積第一層間介電層。在每兩個緊鄰的柵極結構之間的第一層間介電層中形成第一接觸插塞。在第一層間介電層上沉積蝕刻停止層。在蝕刻停止層上沉積第二層間介電層。在第二層間介電層中形成與第一接觸插塞對準的第二接觸插塞。在第二層間介電層和第二接觸插塞上面沉積金屬層。

在上述方法中，其中，所述第一接觸插塞和第二接觸插塞具有大於6.9的組合高寬比。

在上述方法中，其中，所述第一接觸插塞和所述第二接觸插塞具有相同的寬度，並且所述第一接觸插塞具有比所述第二接觸插塞更長的長度。

在上述方法中，其中，形成所述第一接觸插塞還包括：在所述第一層間介電層上設置光掩模；根據所述光掩模圖案化所述第一層間介電層以形成第一接觸孔；以及在所述第一接觸孔中沉積第一導電材料。

在上述方法中，其中，形成所述第一接觸插塞還包括：在所述第一層間介電層上設置光掩模；根據所述光掩模圖案化所述第一層間介電層以形成第一接觸孔；以及在所述第一接觸孔中沉積第一導電材料，其中，形成所述第二接觸插塞還包括：在所述第二層間介電層上設置所述光掩模；根據所述光掩模圖案化所述第二層間介電層以形成第二接觸孔；以及在所述第二接觸孔中沉積第二導電材料。

在上述方法中，其中，形成所述第一接觸插塞還包括：在所述第一層間介電層上設置光掩模；根據所述光掩模圖案化所述第一層間介電層以形成第一接觸孔；以及在所述第一接觸孔中沉積第一導電材料，其中，形成所述第二接觸插塞還包括：在所述第二層間介電層上設置所述光掩模；根據所述光掩模圖案化所述第二層間介電層以形成第二接觸孔；以及在所述第二接觸孔中沉積第二導電材料，其中，所述第一導電材料和所述第二導電材料相同。

在上述方法中，其中，形成所述第一接觸插塞還包括：在所述第一層間介電層上設置光掩模；根據所述光掩模圖案化所述第一層間介電層以形成第一接觸孔；以及在所述第一接觸孔中沉積第一導電材料，其中，所述第一接觸孔暴露所述半導體襯底。

在上述方法中，其中，在所述第一層間介電層中形成所述第一接觸插塞還包括：將所述第一層間介電層平坦化至能夠使所述柵極結構隔離的高度。

本發明的另一方面提供了一種製造半導體器件的方法，包括：在半導體襯底上形成多個柵極結構。在柵極結構上沉積第一層間介電層。在每兩個緊鄰的柵極結構之間的第一層間介電層中形成第一接觸插塞。在第一層間介電層上沉積蝕刻停止層。在蝕刻停止層上沉積第二層間介電層。在第二層間介電層中形成與第一接觸插塞對準的第二接觸插塞。第一接觸插塞和第二接觸插塞具有大於6.9的組合高寬比。在第二層間介電層和第二接觸插塞上面沉積金屬層。

在上述方法中，其中，所述第一接觸插塞和所述第二接觸插塞具有相同的寬度，並且所述第一接觸插塞具有比所述第二接觸插塞更長的長度。

在上述方法中，其中，形成所述第一接觸插塞還包括：在所述第一層間介電層上設置光掩模；根據所述光掩模圖案化所述第一層間介電層以形成第一接觸孔；以及在所述第一接觸孔中沉積第一導電材料。

在上述方法中，其中，形成所述第二接觸插塞還包括：在所述第二層間介電層上設置光掩模；根據所述光掩模圖案化所述第二層間介電層以形成第二接觸孔；以及在所述第二接觸孔中沉積第二導電材料。

在上述方法中，其中，所述第一導電材料和所述第二導電材料相同。

在上述方法中，其中，形成所述第一接觸插塞還包括：在所述第一層間介電層上設置光掩模；根據所述光掩模圖案化所述第一層間介電層以形成第一接觸孔；以及在所述第一接觸孔中沉積第一導電材料，其中，所述第一接觸孔暴露所述半導體襯底。

在上述方法中，其中，在所述第一層間介電層中形成所述第一接觸插塞還包括：將所述第一層間介電層平坦化至能夠使所述柵極結構隔離的高度。

本發明的又另一方面提供了一種半導體器件，包括：半導體襯底、設置在半導體襯底上的多個柵極結構、位於柵極結構和半導體襯底上面的第一層間介電層、設置在每兩個緊鄰的柵極結構之間的第一接觸插塞、設置在第一層間介電層上的蝕刻停止層、位於蝕刻停止層上面的第二層間介電層、設置在第一接觸插塞上的第二接觸插塞以及位於第二層間介電層和第二接觸插塞上面的金屬層。第一接觸插塞和第二接觸插塞具有大於6.9的組合高寬比。

在上述半導體器件中，其中，所述第一接觸插塞和所述第二接觸插塞具有相同的寬度，並且所述第一接觸插塞具有比所述第二接觸插塞更長的長度。

在上述半導體器件中，其中，所述第一接觸插塞與所述半導體襯底接觸。

在上述半導體器件中，其中，所述第一接觸插塞和所述第二接觸插塞由鎢或鎢基合金製成。

在上述半導體器件中，其中，所述第一層間介電層具有能夠使所述柵極結構隔離的高度。

上面概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用於實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，本文中他們可以做出多種變化、替換以及改變。