一種基於fpga驅動發生的級聯型多電平變頻器的製作方法
2023-10-05 10:52:34 1
專利名稱：一種基於fpga驅動發生的級聯型多電平變頻器的製作方法
技術領域：
本發明屬於變頻控制技術領域，具體涉及一種基於FPGA(現場可編程門陣列)驅動發生的級聯型多電平變頻器。
背景技術：
交流變頻技術在中大功率調速裝置中的應用已成為國內外交流調速系統的熱點之一。傳統的雙電平變頻器在高壓大功率應用中存在以下諸多問題(1)開關頻率高，開關損耗大；( 所需變壓器價格高、體積大、能耗高；C3)採用器件串聯，需要複雜的動態均壓電路等。多電平變頻器採用新型的電路拓撲結構，在減少了輸出變壓器和動態均壓電路的同時，只需較低的開關頻率就能得到高質量的輸出波形，提高了變頻系統運行效率。目前的多電平變頻器逆變部分的電路拓撲以具有獨立直流電源的級聯型逆變電路最為常用。這種電路中每級單元由一路直流電源單獨供電的全橋電路構成。如每個單元輸出二電平(0，1)邏輯，則三相N級N+1電平的變頻器需要3*N路SPWM(Sinusoidal PWM) 信號。如每個單元輸出三電平(0，1，-1)邏輯，則三相N級2*N+1電平的變頻器需要6*N路 SPWM信號。因此，多路獨立SPWM信號的產生是級聯型多電平變頻器實現的必要條件。在實際應用中，如功能強大，適合於電機控制的DSP晶片TMS320C2812最多也只能提供12路脈衝；因此數目有限的獨立SPWM信號限制了多電平變頻器的電平數，也限制了變頻器性能的提升。
發明內容
針對現有技術所存在的上述技術缺陷，本發明提供了一種基於FPGA驅動發生的級聯型多電平變頻器，能夠產生多路SPWM驅動信號，電路結構簡單、緊湊。一種基於FPGA驅動發生的級聯型多電平變頻器，包括變頻控制器，所述的變頻控制器連接有FPGA ；所述的FPGA包括總線接口模塊、分頻模塊、正弦波發生模塊、載波發生模塊和驅動信號發生模塊；其中總線接口模塊與變頻控制器和正弦波發生模塊相連，分頻模塊與正弦波發生模塊和載波發生模塊相連，驅動信號發生模塊與正弦波發生模塊和載波發生模塊相連。所述的總線接口模塊用於接收變頻控制器提供的控制信息，並把控制信息轉發給正弦波發生模塊。所述的分頻模塊用於接收給定的高頻時鐘，並對高頻時鐘進行分頻處理後向正弦波發生模塊和載波發生模塊提供低頻的時鐘信息；分頻模塊為分頻器。所述的正弦波發生模塊用於根據所述的控制信息以及時鐘信息，產生三相正弦波信號；所述的正弦波發生模塊包括一可控開關、一地址寄存器、一存儲器、一乘法器和兩個加法器；其中第一可控開關的輸入端與分頻模塊相連，控制端接收給定的使能信號，輸出端與地址寄存器的控制端和第一存儲器的控制端相連；第一加法器的輸入端與總線接口模塊相連，輸出端與地址寄存器的輸入端相連；地址寄存器的輸出端與第一加法器的加數端和第二加法器的加數端相連；第二加法器的三個輸入端分別接收給定的三組相位控制字， 三個輸出端分別與第一存儲器的三個輸入端相連；第一存儲器的三個輸出端分別與乘法器的三個輸入端相連；乘法器的乘數端與總線接口模塊相連，三個輸出端與驅動信號發生模塊相連。所述的載波發生模塊用於根據所述的時鐘信息，產生N路三角載波信號，N為多電平變頻器的級數；所述的載波發生模塊包括一可控開關、一計數器、一加法器和一存儲器； 其中第二可控開關的輸入端與分頻模塊相連，控制端接收給定的使能信號，輸出端與計數器的控制端和第二存儲器的控制端相連；第三加法器的N個輸入端分別接收給定的N組相位控制字，加數端與計數器的輸出端相連，N個輸出端分別與第二存儲器的N個輸入端相連；第二存儲器的N個輸出端與驅動信號發生模塊相連。所述的第一存儲器和第二存儲器內分別存儲有正弦波波形和三角載波波形。所述的驅動信號發生模塊用於將所述的三相正弦波信號與N路三角載波信號進行比較，產生N對互補的驅動信號；所述的驅動信號發生模塊為由3N個信號比較合成單元組成的NX3的單元陣列，所述的信號比較合成單元的第一輸入端與正弦波發生模塊相連， 第二輸入端與載波發生模塊相連，兩個輸出端輸出一對互補的驅動信號。所述的信號比較合成單元包括一比較器、一延時器、一與門和一或非門；其中比較器的兩個輸入端分別為信號比較合成單元的兩個輸入端，輸出端與延時器的輸入端、與門的第一輸入端和或非門的第一輸入端相連；延時器的輸出端與與門的第二輸入端和或非門的第二輸入端相連；與門的輸出端和或非門的輸出端分別為信號比較合成單元的兩個輸出端。本發明的有益效果為(1)本發明利用FPGA的高速性能和本身集成的上萬個邏輯和嵌入式存儲器件，把 SPWM信號發生所需的數據存儲、地址發生和控制電路等全部集成進一塊晶片中，使得變頻系統集成度高、部件數量少、成本低、可靠性高；且FPGA工作頻率高，通用I/O資源豐富，能滿足系統實時性要求，各路信號可並行處理且互不影響。(2)本發明採用移相載波SPWM技術，降低了開關頻率，提高了邊帶諧波階次，使得變頻系統開關損耗更低，諧波含量更少。(3)本發明採用矩陣式信號比較合成結構，器件資源利用率高，提高了 FPGA的工作效率，減輕了控制系統的負擔，進而實現多路SPWM驅動信號的輸出，對於超過五電平的變頻器亦能適用。(4)由於FPGA容易實現邏輯重構，故本發明易於在系統編程且有眾多功能強大的 EDA軟體支持，簡化了系統的開發和升級過程。
圖1為本發明的結構示意圖。圖2為正弦波發生模塊的結構示意圖。圖3為載波發生模塊的結構示意圖。圖4為驅動信號發生模塊的結構示意圖。
圖5為信號比較合成單元的結構示意圖。
具體實施例方式為了更為具體地描述本發明，下面結合附圖及具體實施方式
對本發明的技術方案及其相關原理進行詳細說明。如圖1所示，一種基於FPGA驅動發生的級聯型多電平變頻器，包括變頻控制器和與變頻控制器相連的FPGA ；本實施例中，FPGA採用Altera公司Stratix III系列型號為 EP3SL150的晶片，變頻控制器採用ST公司型號為STM32F103的MCU晶片。FPGA包括總線接口模塊、分頻模塊、正弦波發生模塊、載波發生模塊和驅動信號發生模塊；其中總線接口模塊用於接收變頻控制器提供的控制信息，並把控制信息轉發給正弦波發生模塊；其與變頻控制器和正弦波發生模塊相連。分頻模塊用於接收給定的高頻時鐘，並對高頻時鐘進行分頻處理後向正弦波發生模塊和載波發生模塊提供低頻的時鐘信息；其與正弦波發生模塊和載波發生模塊相連；本實施例中，分頻模塊為分頻器。正弦波發生模塊用於根據控制信息以及時鐘信息，產生三相正弦波信號；其與驅動信號發生模塊相連；如圖2所示，正弦波發生模塊包括一可控開關、一地址寄存器、一存儲器、一乘法器和兩個加法器；其中第一可控開關的輸入端與分頻模塊相連並接收低頻時鐘CLK，控制端接收給定的使能信號，輸出端與地址寄存器的控制端和第一存儲器的控制端相連；第一加法器Jl的輸入端與總線接口模塊相連並接收頻率控制信息，輸出端與地址寄存器的輸入端相連；地址寄存器的輸出端與第一加法器Jl的加數端和第二加法器J2的加數端相連；第二加法器J2的三個輸入端分別接收給定的三組相位控制字，三個輸出端分別與第一存儲器的三個輸入端相連；第一存儲器的三個輸出端分別與乘法器的三個輸入端相連；乘法器的乘數端與總線接口模塊相連並接收幅值控制信息，三個輸出端與驅動信號發生模塊相連並輸出三相正弦波信號(SineA、SineB, SineC)；第一存儲器內分別存儲有正弦波波形。正弦波發生模塊採用直接頻率合成(DDS)技術，實現三相SPWM的正弦調製信號輸出，一周期正弦波形數據以相位為地址預先存貯於第一存儲器內；地址寄存器根據頻率控制字滾動輸出地址碼，三相相位碼由地址碼和三相相位控制字求和得到；根據三相相位碼訪問第一存儲器中相應單元讀取波形數據，並通過乘法器根據幅值控制字調節後輸出。載波發生模塊用於根據時鐘信息，產生N路三角載波信號；其與驅動信號發生模塊相連，N為多電平變頻器的級數；如圖3所示，載波發生模塊包括一可控開關、一計數器、 一加法器和一存儲器；其中第二可控開關的輸入端與分頻模塊相連並接收低頻時鐘CLK， 控制端接收給定的使能信號，輸出端與計數器的控制端和第二存儲器的控制端相連；第三加法器J3的N個輸入端分別接收給定的N組相位控制字，加數端與計數器的輸出端相連，N 個輸出端分別與第二存儲器的N個輸入端相連；第二存儲器的N個輸出端與驅動信號發生模塊相連並輸出N路三角載波信號(Carrierl、Carrier2……CarrierN)；第二存儲器內分別存儲有三角載波波形。載波發生模塊通過N個不同的相位控制字作用，從第二存儲器中讀取波形數據輸出，形成N個均勻相移的三角載波。驅動信號發生模塊用於將三相正弦波信號與N路三角載波信號進行比較，產生N 對互補的驅動信號；其與外部驅動電路相連；如圖4所示，驅動信號發生模塊為由3N個信號比較合成單元D組成的NX3的單元陣列，單元陣列中第i行的任一信號比較合成單元的第一輸入端與正弦波發生模塊相連並接收對應的一相正弦波信號，第二輸入端與載波發生模塊相連並接收第i三角載波信號，兩個輸出端與外部驅動電路相連並輸出一對互補的驅動信號。驅動信號發生模塊將N個移相三角載波通過矩陣方式分別與三相正弦調製波進行數值比較，3N個比較結果經過死區控制以互補的二值邏輯形式輸出。如圖5所示，信號比較合成單元包括一比較器、一延時器、一與門和一或非門；其中比較器的兩個輸入端分別為信號比較合成單元的兩個輸入端並接收正弦波信號和三角載波信號，輸出端與延時器的輸入端、與門的第一輸入端和或非門的第一輸入端相連；延時器的輸出端與與門的第二輸入端和或非門的第二輸入端相連；與門的輸出端和或非門的輸出端分別為信號比較合成單元的兩個輸出端並輸出一對互補的驅動信號。三角載波與正弦調製波信號比較結果經過延時後再與原比較信號進行與和或非邏輯運算，兩個運算結果即為帶死區控制的上、下橋臂驅動信號的一部分，延遲時間就是死區時間，一般取決於功率開關管的關斷時間。
權利要求
1.一種基於FPGA驅動發生的級聯型多電平變頻器，包括變頻控制器；其特徵在於所述的變頻控制器連接有FPGA ；所述的FPGA包括總線接口模塊、分頻模塊、正弦波發生模塊、載波發生模塊和驅動信號發生模塊；其中總線接口模塊與變頻控制器和正弦波發生模塊相連，分頻模塊與正弦波發生模塊和載波發生模塊相連，驅動信號發生模塊與正弦波發生模塊和載波發生模塊相連。
2.根據權利要求1所述的基於FPGA驅動發生的級聯型多電平變頻器，其特徵在於所述的正弦波發生模塊包括一可控開關、一地址寄存器、一存儲器、一乘法器和兩個加法器； 其中第一可控開關的輸入端與分頻模塊相連，控制端接收給定的使能信號，輸出端與地址寄存器的控制端和第一存儲器的控制端相連；第一加法器的輸入端與總線接口模塊相連， 輸出端與地址寄存器的輸入端相連；地址寄存器的輸出端與第一加法器的加數端和第二加法器的加數端相連；第二加法器的三個輸入端分別接收給定的三組相位控制字，三個輸出端分別與第一存儲器的三個輸入端相連；第一存儲器的三個輸出端分別與乘法器的三個輸入端相連；乘法器的乘數端與總線接口模塊相連，三個輸出端與驅動信號發生模塊相連。
3.根據權利要求1所述的基於FPGA驅動發生的級聯型多電平變頻器，其特徵在於所述的載波發生模塊包括一可控開關、一計數器、一加法器和一存儲器；其中第二可控開關的輸入端與分頻模塊相連，控制端接收給定的使能信號，輸出端與計數器的控制端和第二存儲器的控制端相連；第三加法器的N個輸入端分別接收給定的N組相位控制字，加數端與計數器的輸出端相連，N個輸出端分別與第二存儲器的N個輸入端相連；第二存儲器的N個輸出端與驅動信號發生模塊相連；N為多電平變頻器的級數。
4.根據權利要求1所述的基於FPGA驅動發生的級聯型多電平變頻器，其特徵在於所述的驅動信號發生模塊為由3N個信號比較合成單元組成的NX3的單元陣列，所述的信號比較合成單元的第一輸入端與正弦波發生模塊相連，第二輸入端與載波發生模塊相連，兩個輸出端輸出一對互補的驅動信號；N為多電平變頻器的級數。
5.根據權利要求4所述的基於FPGA驅動發生的級聯型多電平變頻器，其特徵在於所述的信號比較合成單元包括一比較器、一延時器、一與門和一或非門；其中比較器的兩個輸入端分別為信號比較合成單元的兩個輸入端，輸出端與延時器的輸入端、與門的第一輸入端和或非門的第一輸入端相連；延時器的輸出端與與門的第二輸入端和或非門的第二輸入端相連；與門的輸出端和或非門的輸出端分別為信號比較合成單元的兩個輸出端。
全文摘要
本發明公開了一種基於FPGA驅動發生的級聯型多電平變頻器，包括變頻控制器和與變頻控制器相連的FPGA；FPGA包括總線接口模塊、分頻模塊、正弦波發生模塊、載波發生模塊和驅動信號發生模塊。本發明採用移相載波SPWM技術，將N個載波與三相調製波分別進行比較，從而得到N個雙電平三相SPWM信號；本發明充分利用FPGA的特性，把SPWM信號發生所需的數據存儲、地址發生和控制電路等全部集成進一塊晶片中，使得變頻系統集成度高、部件數量少、成本低、可靠性高；且器件資源利用率高，降低了開關頻率，提高了邊帶諧波階次，使得變頻系統開關損耗更低，諧波含量更少。
文檔編號H02M7/483GK102545680SQ201210030509
公開日2012年7月4日 申請日期2012年2月10日 優先權日2012年2月10日
發明者萬剛, 馮成傑, 方天戈, 朱毅, 潘理富, 焦新平, 熊亭亭, 王萬林, 程平, 蔣侃 申請人:浙江日風電氣有限公司