抗EMI的超結VDMOS器件結構及其製備方法與流程
2023-10-29 13:45:12 1
本發明屬於半導體功率器件技術領域，具體涉及一種抗EMI的超結VDMOS器件結構及其製備方法。
背景技術：
在高壓開關電源等應用中，需要採用具有良好的體二極體特性且耐用性強的縱向雙擴散金屬氧化物半導體場效應電晶體(VDMOS)。而常規的平面VDMOS器件具有較高的導通電阻，造成了電子系統較高的導通損耗。在20世紀90年代末，依據超結理論（Super-Junction）的電荷平衡概念所設計的超結VDMOS器件被引入市場。相較於常規的高壓平面VDMOS，超結VDMOS的單位面積導通電阻Rsp要小很多，因而超結VDMOS具有比常規VDMOS小得多的導通電阻Rds(on)，功率器件的導通損耗更小，從而電子系統可以得到更高的效率。正是由於超結VDMOS的這些優點，近幾年它在LED照明、LCD電視，智慧型手機充電器等領域得到廣泛的應用，迅速取代了傳統的高壓平面VDMOS。
高壓超結功率半導體器件目前有兩種主流的超結工藝技術：多次外延多次注入技術和深溝槽外延填充技術。由於多次外延多次注入技術需要至少5次以上的外延生長及離子注入工藝，光刻對準精度要求極其高，因而工藝難度較大且製造成本較高。深溝槽外延填充技術是國內普遍採用的製作超結技術，溝槽深度普遍在35μm以上，而溝槽寬度在5μm以內，如此陡峭的深溝槽在功率器件開通或關斷瞬間造成漏極源極間電容和米勒電容產生急劇的變化。而功率器件的電容的急劇變化會引起功率器件的漏極和柵極側的電壓或電流的急劇變化，疊加到電子電路中，會引起電路系統的輸入端和輸出端的EMI問題。
隨著深溝槽外延填充技術的工藝推進，超結VDMOS的元胞密度越來越大，N型外延區的摻雜濃度越來越高，溝槽間距越來越小，為了在儘可能地降低導通電阻Rds(on)的同時又可以滿足擊穿電壓BV的要求，溝槽深度也相應地越來越深，但是這也帶來一個問題即溝槽越深功率器件造成的EMI問題也更加嚴重。
技術實現要素：
本發明的目的是提供一種抗EMI的超結VDMOS器件結構及其製備方法，可以減緩超結VDMOS開通或關斷瞬間由深溝槽造成的漏極源極間電容和米勒電容變化，從而改善電子系統EMI特性。
本發明所採用的技術方案為：
抗EMI的超結VDMOS器件結構製備方法，其特徵在於：
所述方法在使用深溝槽外延填充技術製造超結過程中，在刻蝕出深溝槽後，採用3次不同傾斜角度的硼離子注入依次形成三個P型輔助耗盡區。
所述方法具體包括以下步驟：
步驟一：利用外延工藝，在重摻雜的N+襯底上外延一層35～50μm的N型外延層；
步驟二：通過Pbody光刻掩膜板掩膜，在N型外延層上進行硼離子注入形，並在900～1200°C高溫下推結90～300分鐘形成Pbody區7；
步驟三：在N型外延層上表面澱積一層Si3N4保護層，並利用P柱光刻掩膜板對Si3N4保護層進行刻蝕形成Si3N4保護層，然後對N型外延層進行深溝槽刻蝕，刻蝕出深度為30～45μm的深槽，溝槽寬度為3～5μm；
步驟四：在Si3N4保護層掩膜下，以角度θ1為注入傾斜角，劑量為1×1013cm-3，能量為120keV的硼離子向深溝槽側壁注入，並旋轉180°使得深溝槽側壁兩側均形成硼離子注入區，注入後在1000°C高溫下退火30分鐘，形成P型輔助耗盡一區；
其中，θ1=arctan(4x/y)， y為溝槽深度，x為溝槽寬度；
步驟五：在Si3N4保護層掩膜下，以角度θ2為注入傾斜角，劑量為5×1012cm-3，能量為80keV的硼離子向深溝槽側壁注入，並旋轉180°使得深溝槽側壁兩側均形成硼離子注入區，注入後在1000°C高溫下退火30分鐘，形成P型輔助耗盡二區；
其中，θ2=arctan(2x/y)，y為溝槽深度，x為溝槽寬度；
步驟六：在Si3N4保護層掩膜下，以角度θ3為注入傾斜角，劑量為1×1012cm-3，能量為60keV的硼離子向深溝槽側壁注入，並旋轉180°使得深溝槽側壁兩側均形成硼離子注入區，注入後在1000°C高溫下退火30分鐘，形成P型輔助耗盡三區；
其中，θ3=arctan(4x/3y)，y為溝槽深度，x為溝槽寬度；
步驟七：在形成P型輔助耗盡區的深溝槽中外延生長P型摻雜的外延層，並去除Si3N4保護層，然後利用拋光工藝使得P外延層上表面與N型外延層上表面對齊，形成與N型外延層相間排列的P柱，即形成複合緩衝層；
步驟八：在複合緩衝層上依次形成超結VDMOS器件特徵層：柵氧化層、多晶矽柵電極、N+源區、BPSG介質層、金屬化源電極。
如所述的抗EMI的超結VDMOS器件結構製備方法製得的器件結構。
本發明具有以下優點：
本發明的超結器件，漏極源極間電容和米勒電容的變化遠遠小於傳統超的結器。疊加到電子電路中，會使得電路系統的輸入端和輸出端的EMI問題得以改善。
附圖說明
圖1為傳統的超結VDMOS的結構示圖；
圖2為本發明的具有3個P型輔助耗盡區的超結VDMOS的結構示圖；
圖3為本發明的步驟四的示意圖；
圖4為本發明的步驟五的示意圖；
圖5為本發明的步驟六的示意圖；
圖6為傳統的超結器件的N柱區的耗盡層邊界曲線隨著Vds逐漸展寬示意圖；
圖7為本發明的超結器件的N柱區的耗盡層邊界曲線隨著Vds逐漸展寬示意圖；
其中，1、N+襯底，2、N型外延層，3、P柱，4、P型輔助耗盡一區，5、P型輔助耗盡二區，6、P型輔助耗盡三區，7、Pbody區，8、N+源區，9、柵氧化層，10、多晶矽柵電極，11、BPSG介質層，12、金屬化源電極，13、Si3N4保護層。
具體實施方式
下面結合具體實施方式對本發明進行詳細的說明。
本發明涉及的一種抗EMI的超結VDMOS器件的製造方法，使用深溝槽外延填充技術製造超結過程中，在刻蝕出深溝槽後，採用3次不同傾斜角度的硼離子注入依次形成P型輔助耗盡一區6、P型輔助耗盡二區5和P型輔助耗盡三區4。具體通過以下步驟實現：
步驟一、利用外延工藝，在重摻雜的N+襯底1上外延一層35～50μm的N型外延層2；
步驟二、通過Pbody光刻掩膜板掩膜，在N型外延層2上進行硼離子注入形，並在900~1200°C高溫下推結90~300分鐘形成Pbody區7；
步驟三、在N型外延層2上表面澱積一層Si3N4保護層，並利用P柱光刻掩膜板對Si3N4保護層進行刻蝕形成Si3N4保護層13，然後對N型外延層2進行深溝槽刻蝕，刻蝕出深度為30~45μm的深槽，溝槽寬度為3~5μm（為方便後面計算P型輔助耗盡區的離子注入傾斜角，設溝槽深度為y，溝槽寬度為x）；
步驟四、參見圖3，在Si3N4保護層13掩膜下，以角度θ1為注入傾斜角，劑量為1×1013cm-3，能量為120keV的硼離子向深溝槽側壁注入，並旋轉180°使得深溝槽側壁兩側均形成硼離子注入區，注入後在1000°C高溫下退火30分鐘，形成P型輔助耗盡一區6。其中θ1=arctan(4x/y)；
步驟五、參見圖4，在Si3N4保護層13掩膜下，以角度θ2為注入傾斜角，劑量為5×1012cm-3，能量為80keV的硼離子向深溝槽側壁注入，並旋轉180°使得深溝槽側壁兩側均形成硼離子注入區，注入後在1000°C高溫下退火30分鐘，形成P型輔助耗盡二區5。其中θ2=arctan(2x/y)；
步驟六、參見圖5，在Si3N4保護層13掩膜下，以角度θ3為注入傾斜角，劑量為1×1012cm-3，能量為60keV的硼離子向深溝槽側壁注入，並旋轉180°使得深溝槽側壁兩側均形成硼離子注入區，注入後在1000°C高溫下退火30分鐘，形成P型輔助耗盡三區4。其中θ2=arctan(4x/3y)；
步驟七、在形成P型輔助耗盡區的深溝槽中外延生長P型摻雜的外延層，並去除Si3N4保護層13，然後利用拋光工藝使得P外延層上表面與N型外延層2上表面對齊，形成與N外延層2相間排列的P柱3，即形成複合緩衝層；
步驟八、參見圖2，在複合緩衝層上依次形成超結VDMOS器件特徵層：柵氧化層9、多晶矽柵電極10、N+源區8、BPSG介質/11、金屬化源電極12。
在超結VDMOS器件從導通狀態轉變到關斷狀態的過程中漏源電壓Vds由低電壓逐漸變化為高電壓。而隨著Vds由低電壓逐漸變化為高電壓，器件耗盡區的寬度逐漸變大。傳統的超結器件的N柱區的耗盡層邊界曲線隨著Vds逐漸展寬如圖6所示。本發明的超結器件的N柱區的耗盡層邊界曲線隨著Vds逐漸展寬如圖7所示。
參見圖6及圖7，器件從導通狀態轉變到關斷狀態的過程中在漏源電壓Vds相同的情況下，傳統的超結器件的N柱區的耗盡層邊界曲線總要陡峭於本發明的超結器件的N柱區的耗盡層邊界曲線。根據電荷守恆原理，耗盡區的電荷變化量是一定的。傳統的超結器件的N柱區的耗盡層邊界曲線總要陡峭於本發明的超結器件的N柱區的耗盡層邊界曲線，所以漏源電壓Vds變化量為∆Vds時，本發明的超結器件的N柱區的耗盡層邊界曲線的變化要平緩於傳統的超結器件。這樣就使得本發明的超結器件漏極源極間電容和米勒電容的變化遠遠小於傳統超的結器。疊加到電子電路中，會使得電路系統的輸入端和輸出端的EMI問題得以改善。
本發明的內容不限於實施例所列舉，本領域普通技術人員通過閱讀本發明說明書而對本發明技術方案採取的任何等效的變換，均為本發明的權利要求所涵蓋。