摺疊電路和模數轉換器的製作方法

2023-09-25 18:36:50 2

專利名稱：摺疊電路和模數轉換器的製作方法
技術領域：
本發明涉及摺疊電路和包括該電路的模數轉換器。
背景技術：
圖1是示出一般摺疊電路的電路圖。
該摺疊電路IO具有生成參考電壓的梯形電阻(ladder resistor) 11、具 有交替連接的電流輸出端的多個放大電路Dl至D5、以及負載電阻Rl和 R2。
梯形電阻11具有接續連接在最大參考電壓Vrt的供電端子和最小參考 電壓Vrb的供電端子之間的多個電阻R3至R6。其值順次改變的多個參考 電壓Vrb、 Vrl、 Vr2、 Vr3禾B Vrt被從以上述兩個供電端子為起點的電阻 間的各個節點輸出。
多個放大電路Dl至D5中的每一個將輸入電壓Vin和參考電壓Vr (最大參考電壓Vrt、最小參考電壓Vrb或參考電壓Vri (i=l， 2， 3)) 進行比較，並根據輸入電壓Vin和參考電壓Vr之間的差來輸出電流(從 輸出端引出電流)。
圖2是示出放大電路的電路示例的圖示。
放大電路Dl至D5中的每一個都通過形成差分對的兩個NMOS晶體 管12a和12b以及一個電流源13來配置，如圖所示。輸入信號的電壓(輸 入電壓Vin)被施加於NMOS電晶體12a的柵極，並且參考電壓Vr被輸 入到另一個NMOS電晶體12b的柵極。NMOS電晶體12a和12b的源極被 相互連接，並且通過電流源13中流動的電流被偏置。
當差分對(放大電路)以這樣的方式通過電流源13被偏置時，其輸 入/輸出特性變為圖3中所示。
在圖1的配置中，當考慮此輸入/輸出特性(圖3)時，每當放大電路
4超過參考電壓Vr時，引入差分對中的電流的電晶體被從施加了參考電壓 Vr的NMOS電晶體12b側(下文中稱為"正相輸出側")切換到施加了 輸入電壓Vin的NMOS電晶體12a側(下文中稱為"反相輸出側")，如 圖2所示。通過輸出電流的這種切換(操縱)，以順次不同參考電壓值Vr 作為閾值的摺疊波被生成。
接下來，將通過使用五個放大電路的示例給出摺疊波的生成的說明 (圖1)。在放大電路Dl至D5中，符號"一"表示對應於輸入端子的端 子側是反相輸出側，另外的符號"+ "表示對應於輸入端子的端子是正相 輸出側。
首先，在輸入電壓Vin和最小參考電壓Vrb之間的關係為輸入電壓 Vin<Vrb的情況下，所有放大電路Dl至D5的輸出從正相輸出側輸出輸 出電流。因此，當負載電阻R1中流動的電流(負載電流)被定義為M並 且負載電阻R2中流動的電流(負載電流)被定義為Ir2時，以下等式(1-1)和(1-2)成立
Irl二2k) (2-1) Ir2 = 3Io (2-2)
接著，當輸入電壓Vin超過參考電壓Vrl並小於下一個參考電壓Vr2 (VrK輸入電壓Vin<Vr2)時，通過超過連接至放大電路D2的參考電 壓Vrl的輸入電壓Vin，放大電路D2操縱其輸出電流Io從正相輸出側轉 到反相輸出側，並且在此時，負載電阻Rl和R2中流動的負載電流Irl和
5Ir2被改變為如以下等式(3-1)和(3-2)中所示 [等式3]
Irl=3Io (3-1) Ir2=2Io (3畫2)
在下文中，每當輸入電壓Vin順次超過參考電壓Vr2和Vr3時，放大 電路D3、 D4和D5操縱其輸出電流Io從正相輸出側轉到反相輸出側。這 樣，圖4中所示的摺疊波被生成。
在摺疊電路中，如前面所說明的，輸入信號的改變正好增加了摺疊 數，從而，輸入波帶(band)傾向於變低。因此，與控制時鐘同步終止輸 入信號的改變的追蹤/保持電路(track/hold circuit, T/H)通常被設置在輸 入級。因此，輸入波帶可以很容易地向高延伸到T/H的波帶。
另一方面，生成摺疊波的放大電路是連續系統的電路，所以，通常認 為這些電路對針對大幅度的響應非常弱。其主要原因在於，偏置電流完全 是通過向配置摺疊電路的差分對施加過大的輸入而被操縱的，並且一側的 電晶體截止。
對於這個問題，非專利文件1中的技術解決了這個問題並實現了高速 響應。
圖5中所示的這種方法旨在通過在生成摺疊波的放大電路的輸出端設 置開關14，將該開關僅僅在追蹤/保持電路(T/H)的追蹤時間段接通，並 復位輸出端來改善放大電路的恢復時間。通過這種方法速度變得比傳統技 術快五倍的事實在非專利文件1中描述。
非專利文件1: "An 8b 600MS/s 200mW CMOS Folding A/D Converter Using an Amplifier Preset Technique" ， Govert Geelen等，ISSCC04 Digest of Technical Paper, 14.2， 2004年2月。

發明內容
技術問題
如以上所說明的，這種通過利用開關14執行短路並復位放大電路的 輸出端來防止在信號具有過大幅度時的輸出飽和的方法具有加速放大電路
6的響應的效果，因此是非常好的。
然而，由於開關被設置在輸出端，開關的寄生電容也被添加到了輸出 端，所以對於小信號的響應趨於被犧牲。
另外，對於並聯型摺疊AD轉換器，追蹤/保持電路接收差分模擬輸入 信號，在追蹤時輸出追從差分模擬輸入信號的差分輸出，在保持時保持
CLK信號的上升(下降)邊緣處的輸入信號，並輸出差分輸出，差分放大 電路放大該信號並輸出差分輸出，並且差分分布式放大器電路生成期望的 摺疊波。
另外，以下方法被嘗試用於實現高速AD轉換器。
(1) 在分布式放大器電路的差分輸出處提供開關以在追蹤時抑制幅 度，並在保持時加速放大電路的響應。
(2) 採用級聯型，減少第一級差分放大電路和差分分布式放大器電 路的數目，減小生成摺疊波的節點處的寄生電容，從而加速放大電路的響 應。
然而，這些技術遭遇了以下缺點 (r)在分布式放大器電路的差分輸出處設置開關導致開關的寄生電 容的增加並且因該增加的寄生電容量而惡化了小信號響應。(2')採用級 聯型並在每級的差分分布式放大器電路處設置復位開關增加了 CLK信號 的負荷，並進一步增加了電路面積。
本發明提供了一種摺疊電路和模數轉換器，他們具有良好的小信號響 應，能夠減輕時鐘信號的負荷，並能夠防止配置電路的電路面積的增加。
技術解決方案
本發明的第一方面是一種摺疊電路，具有參考電壓生成電路，該參 考電壓生成電路生成多個不同電壓作為參考電壓；以及多個放大電路，該 多個放大電路將模擬輸入電壓和多個參考電壓之間的差分電壓轉換為差分 電流以便輸出，並且其中，放大電路的輸出端被交替連接，每個放大電路 利用具有共源共柵輸出電晶體(cascode output transistors)的差分放大器電
路來構成，並且與控制時鐘同步接通的開關被設置在共源共柵輸出電晶體 的源極之間。優選地，利用差分對輸入級、共源共柵輸出電晶體以及負載電阻構成 的預放大電路被設置在所述放大電路的前級，並且與控制時鐘同步接通的 開關被設置在預放大電路的共源共柵輸出電晶體的源極之間。
本發明的第二方面是一種模數轉換器，該模數轉換器具有生成預定折 疊數的摺疊波的摺疊電路。其中，該摺疊電路具有參考電壓生成電路， 該參考電壓生成電路生成多個不同電壓作為參考電壓；以及多個放大電 路，該多個放大電路將模擬輸入電壓和多個參考電壓之間的差分電壓轉換 為差分電流以便輸出，並且其中，放大電路的輸出端被交替連接，並且每 個放大電路利用具有共源共柵輸出電晶體的差分放大器電路來構成的，並 且與控制時鐘同步接通的開關被設置在共源共柵輸出電晶體的源極之間。
根據本發明，復位開關被設置在共源共柵電晶體的源極側的節點處。
因此，可以在不向放大電路的差分電流輸出添加開關的寄生電容的情 況下抑制輸出差分幅度。
有益效果
根據本發明，對於小信號的響應良好，時鐘信號的負荷可以被減輕， 並且配置電路的電路面積的增加可以被防止。


一般摺疊電路的電路圖。放大電路的電路圖。放大電路的輸入/輸出特性圖示。摺疊波圖示。示出配備有復位開關的差分放大電路的電路圖。 [圖6]示出根據本發明的第一實施例的並聯型摺疊AD轉換器的配置 示例的框圖。示出圖6的並聯型摺疊AD轉換器的低位的配置示例的電路圖。示出第一實施例中的分布式放大器電路輸出的摺疊波的圖示。 [圖9]示出差分分布式放大器電路的配置示例的電路圖。
8[圖io]示出第一實施例中的內插電路的內插波的圖示。示出在不存在復位開關的情況下的差分分布式放大器電路輸出 的圖示。示出在存在復位開關的情況下的差分分布式放大器電路輸出的 圖示。示出根據本發明的第二實施例的級聯型摺疊AD轉換器的配置
示例的框圖。示出圖13的級聯型摺疊AD轉換器的低位的配置示例的電路圖。示出第二實施例中的分布式放大器電路輸出的摺疊波的圖示。
閨16]示出第二實施例中的內插電路的內插波的圖示。示出第二實施例中的第一級預放大電路的電路示例的圖示。
參考標號說明
100並聯型摺疊AD轉換器
100 A級聯型摺疊AD轉換器
110追蹤/保持(T/H)電路
120、 120A參考電壓生成電路
130、 130A預放大電路組
140分布式放大器電路組
140 A第一分布式放大器電路組
150負載電阻組
150A第二負載電阻組
160緩存器組
160 A第二緩存器組
170內插電路
170A第二內插電路
180高側主比較鎖存器組
190低側主比較鎖存器組
200第一負載電阻組
9210 第一緩存器組
220 第一內插電路
230 第二分布式放大器電路組
144 復位開關
145、 146 共源共柵電晶體(NMOS電晶體)
NT1304、 NT1310 復位開關
NT1305、 NT1306、 NT1311、 NT1312 共源共柵電晶體
具體實施例方式
下面，將參考

本發明的實施例。
圖6是示出根據本發明的第一實施例的並聯型摺疊AD轉換器的配置示例的框圖。
另外，圖7是示出圖6的並聯型摺疊AD轉換器的低位的配置的具體示例的電路圖。
圖6和圖7中所示的摺疊AD轉換器100具有追蹤/保持(T/H)電路110、參考電壓生成電路120、預放大電路組130、分布式放大器電路組140、負載電阻組150、緩存器組160、低側內插電路170、高側主比較鎖存器組180、以及低側主比較鎖存器組190。
注意，在圖1中，例如，負載電阻組150被包括在分布式放大器電路組140中，緩存器組160被包括在內插電路170中。
追蹤/保持電路110具有與輸入級中的控制時鐘信號CLK同步終止輸入信號Vin的改變的功能。
追蹤/保持電路IIO在時鐘信號CLK處於高電平時追蹤信號，並在低電平時保持信號用於輸出。
追蹤/保持電路110的輸出被並行地提供給預放大電路組130的差分放大電路的非反轉輸入(+ )。
參考電壓生成電路120具有梯形電阻121。
梯形電阻121具有被接續連接在最大參考電壓VRT的供電端子和最小參考電壓VRB的供電端子之間的多個電阻R1101至R1124。其值順次改變的多個參考電壓VRB、 VR1、 VR2、 VR3、…、VR12被從以上述兩個供電端子為起點的兩個串聯連接的電阻間的節點REF1至REF12輸出。
預放大電路組130具有多個(例如12個)差分放大電路1301至1312。
多個差分放大電路1301至1312將輸入電壓Vin與參考電壓VR1至VR12進行比較，並根據輸入電壓Vin與參考電壓VR1至VR12之間的差向分布式放大器電路組140輸出電流(引入來自輸出端的電流)。
分布式放大電路組140具有多個(例如12個)差分分布式放大電路1401至1412。
差分分布式放大器電路1401至1412在非反轉的輸入端子(+)處接收預放大電路組130的相應差分放大器電路1301至1312的負側輸出，在反轉的輸入端子(-)處接收正側輸出，並生成圖8中所示的所謂的"摺疊波"。
這裡，圖8中的AVinl是差分分布式放大器電路的輸入動態範圍。通過在第一、第五和第九差分分布式放大器電路1401、 1405和1409
中相互疊加這些線性範圍，具有摺疊數3的第一摺疊波WV1被生成。
以同樣的方式，通過在第二、第六和第十差分分布式放大器電路
1402、 1406和1410中疊加他們，具有摺疊數(degree) 3的第二摺疊波
WV2被生成。
通過在第三、第七和第十一差分分布式放大器電路1403、 1407和1411中疊加他們，具有摺疊數3的第三摺疊波WV3被生成。
通過在第四、第八和第十二差分分布式放大器電路1404、 1408和1411中疊加他們，具有摺疊數3的第四摺疊波WV4被生成。
圖9是示出差分分布式放大器電路1401至1412的配置示例的電路圖。
圖9的差分分布式放大器電路是通過NMOS電晶體NT141至146配置的。
配置差分對的NMOS電晶體NT141和NT142的源極被相互連接，其
ii連接點被連接至NMOS電晶體NT143的漏極，並且NMOS電晶體NT143 的源極被連接至參考電位VSS。
另外，NMOS電晶體NT141的柵極被連接至信號(電壓)VIP的電源 線，NMOS電晶體NT142的柵極被連接至信號(電壓)VOP的電源線， 並且NMOS電晶體NT143的柵極被連接至偏置信號BIAS的電源線。此 NMOS電晶體NT143用作電流源。
NMOS電晶體NT144的漏極被連接至NMOS電晶體NT141的漏極， 節點Nl通過其連接點形成。NMOS電晶體NT144的源極被連接至NMOS 電晶體NT142的漏極，節點N2通過其連接點形成。
NMOS電晶體NT144的柵極被連接至時鐘信號CLK的電源線，該時 鍾信號在追蹤時被設置在高電平且在保持時被設置在低電平。
這個NMOS電晶體NT144用作復位開關。
NMOS電晶體NT145的源極被連接至節點Nl (NMOS電晶體NT141 和NT144的漏極)，並且漏極被連接至負載電阻組150的預定的負載電阻 元件。
NMOS電晶體NT146的源極被連接至節點N2 (NMOS電晶體NT142 的漏極和NT144的源極)，漏極被連接至負載電阻組150的預定的另一個 負載電阻元件。
NMOS電晶體NT145和NT146的柵極被連接至電源電位VDD。 負載電阻組150具有負載電阻元件R151至R158和輸出線Ll至L8， 其中，這些負載電阻元件具有連接至電源電位VDD的第一端，並且這些 輸出線的第一端被連接至負載電阻元件R151至R158的另一端，這些輸出 線的另一端側被連接至分布式放大器電路組140的差分分布式放大器電路 1401至1412的兩個輸出中的任意一個。
以下各項被連接至輸出線Ll:第一差分分布式放大器電路1401的第 一輸出、第五差分分布式放大器電路1405的第二輸出以及第九差分分布 式放大器電路1409的第一輸出。以下各項被連接至輸出線L2:第一差分 分布式放大器電路1401的第二輸出、第五差分分布式放大器電路1405的 第一輸出以及第九差分分布式放大器電路1409的第二輸出。以下各項被連接至輸出線L3:第二差分分布式放大器電路1402的第 一輸出、第六差分分布式放大器電路1406的第二輸出以及第十差分分布 式放大器電路1410的第一輸出。以下各項被連接至輸出線L4:第二差分 分布式放大器電路1402的第二輸出、第六差分分布式放大器電路1406的 第一輸出以及第十差分分布式放大器電路1410的第二輸出。
以下各項被連接至輸出線L5:第三差分分布式放大器電路1403的第 一輸出、第七差分分布式放大器電路1407的第二輸出以及第十一差分分 布式放大器電路1411的第一輸出。以下各項被連接至輸出線L6:第三差 分分布式放大器電路1403的第二輸出、第七差分分布式放大器電路1407 的第一輸出以及第十一差分分布式放大器電路1411的第二輸出。
以下各項被連接至輸出線L7:第四差分分布式放大器電路1404的第 一輸出、第八差分分布式放大器電路1408的第二輸出以及第十二差分分 布式放大器電路1412的第一輸出。以下各項被連接至輸出線L8:第四差 分分布式放大器電路1404的第二輸出、第八差分分布式放大器電路1408 的第一輸出以及第十二差分分布式放大器電路1412的第二輸出。
緩存器組160具有多個(例如四個)緩存器161 (II)至164 (14)。
緩存器161的輸入端子(-)側被連接至負載電阻組150的輸出線 Ll，輸入端子(+)側被連接至負載電阻組150的輸出線L2。
緩存器162的輸入端子(-)側被連接至負載電阻組150的輸出線 U，輸入端子(+ )側被連接至負載電阻組150的輸出線L4。
緩存器163的輸入端子(-)側被連接至負載電阻組150的輸出線 L5，輸入端子(+)側被連接至負載電阻組150的輸出線L6。
緩存器164的輸入端子(-)側被連接至負載電阻組150的輸出線 L7，輸入端子(+)側被連接至負載電阻組150的輸出線L8。
內插電路170通過串聯地連接在緩存器161的第一輸出和第二輸出之 間的電阻元件R1701至R1716和串聯地連接在緩存器161的第二輸出和第 一輸出之間的電阻元件R1717至R1732配置。
緩存器162的第一輸出被連接至電阻元件R1728和R1729的連接點， 緩存器162的第二輸出被連接至電阻元件R1712和R1713的連接點。
13緩存器163的第一輸出被連接至電阻元件R1724和R1725的連接點， 並且緩存器163的第二輸出被連接至電阻元件R1708和R1709的連接點。
緩存器164的第一輸出被連接至電阻元件R1720和R1721的連接點， 並且緩存器164的第二輸出被連接至電阻元件R1704和R1705的連接點。
這樣，內插電路170通過電阻分割(resistor division)輸出圖10中所 示的十六個內插波。
高側主比較鎖存器組180比較分布式放大器電路組140的差分輸出並 輸出預定數目位的二進位信號。
低側主比較鎖存器組190具有16個主比較器1901至1916，對內插電 路170的輸出進行比較，並輸出二進位信號。
接著，將描述通過以上配置進行的操作。
在圖6和圖7的並聯型摺疊AD轉換器100中，追蹤/保持電路110在 時鐘信號CLK處於高電平時追蹤差分輸入信號Vin，在時鐘信號處於低電 平時保持並輸出這些信號，並將輸出輸入到預放大電路組130。
預放大電路組130的預放大電路1301至1312對輸入和參考電壓生成 電路120處的電阻分割的差分參考電位進行比較，並放大和輸出結果。
通過從預放大電路1301至1312接收差分輸出信號，差分分布式放大 電路1401至1412生成摺疊波(圖8)。
這裡，如前所說明的，圖8中的AVinl是差分分布式放大器電路的輸 入動態範圍。通過在差分分布式放大器電路1401 (第1) 、 1405 (第 5)、和1409 (第9)中將這些線性範圍相互疊加，具有摺疊數3的第一 摺疊波WV1被生成。以同樣的方式，通過在第2—第6—第10、第3_第 7—第11、第4一第8_第12差分分布式放大器電路中對他們相互疊加， 總共四個摺疊波被生成。
接著，緩存器161 (II) 、 162 (12) 、 163 (13)以及164 (14)接收 摺疊波並輸出它們，並且十六個內插波被通過電阻分配內插電路170 (圖 10)輸出。
這裡，圖10示出了從緩存器161和162 (11、 12)的輸出生成的內插 波。以同樣的方式，緩存器162和163 (12和13)、緩存器163和164 (13
14和14)以及緩存器164和161 (14和II)生成內插波。這些信號被鎖存比 較器(MCL)接收，以從其輸出具有四位的數位訊號。 這裡，將參考圖9說明差分分布式放大器電路。
這個電路從前級的預放大電路接收差分輸出VIP和VIN，並輸出差分 電流輸出IOP和ION。這裡，復位開關144被設置在共源共柵電晶體 NT145和146的源極側上的節點Nl和N2處。
因此，可以在不向差分電流輸出IOP和ION側添加開關的寄生電容的 情況下抑制輸出差分幅度。
圖11和圖12是示出當在存在和不存在開關的兩種情況下輸入改變為 REF1至REF9 (VR1至VR9)時的差分分布式放大器電路輸出波形的圖
復位開關144與追蹤/保持電路的時鐘同步，並在高電平h (即追蹤 時)被接通，並在低電平(即保持時)被斷開。這裡，保持時的差分輸出 被表示如下
Vhold=(Vl-V0) exp(-t/力 (*1)
這裡，Vhold是在保持時差分分布式放大器電路的輸出，VI是通過將 輸入和DC增益相乘獲得的期望的輸出電壓值，VO是當時鐘從追蹤切換到 保持時的初始輸出電壓值，t是放大電路輸出的時間常數。
在沒有開關的情況下，如圖11中所示，與在差分分布式放大器電路 輸出波形中一樣，追蹤時存在幅度，從而值從初始電壓值V0恢復到V1。
在存在開關的情況下，如圖12中所示，與在差分分布式放大器電路 輸出波形中一樣，在追蹤時開關被接通，並且幅度變為0。因此，保持時 的初始電壓值V0 = 0被獲得，並且恢復變快了數量V0。
因此，放大電路的響應被改善，並且因此能夠實現高速AD轉換。

圖13是示出根據本發明的第二實施例的級聯型摺疊AD轉換器的配置 示例的框圖。
圖14是圖13的級聯型摺疊AD轉換器的低位的配置示例的電路圖。第二實施例的AD轉換器100A與第一實施例的AD轉換器100的不 同在於在參考電壓生成電路120A處生成了九個參考電壓REF1至 REF9，並且按照對應於此的第一分布式放大器電路組140A的差分分布式 放大器電路1401至1409，第一負載電阻組200被排列在第一分布式放大 器電路組140A的輸出級，第一緩存器組210被排列在第一負載電阻組200 的輸出級，第一內插電路220被排列在第一緩存器組210的輸出級，第二 分布式放大器電路組230被排列在第一內插電路220的輸出級，第二負載 電阻元件組150A被排列在第二分布式放大器電路組230的輸出級，並且 第二緩存器組160A和另外的第二內插電路170A被排列在第二負載電阻組 150A的輸出級。
在這些電路中，第二負載電阻組150A具有與第一實施例的負載電阻 組150相同的配置，第二緩存器組160A具有與第一實施例的緩存器組160 相同的配置，並且第二內插電路170A具有與第一實施例的內插電路170 相同的配置。
第一負載電阻組200具有負載電阻元件R201至R206和輸出線Lll至 L16。其中，這些負載電阻元件具有連接至電源電位VDD的第一端，這些 輸出線的第一端被連接至負載電阻元件R201至R208的另一端，並且這些 輸出線的另一端被連接至分布式放大器電路組140A的差分分布式放大器 電路1401至1409的兩個輸出中的任意一個。
以下各項被連接至輸出線Lll:第1差分分布式放大器電路1401的第 一輸出、第5差分分布式放大器電路1405的第二輸出、第9差分分布式放 大器電路1409的第一輸出。以下各項被連接至輸出線L12:第l差分分布 式放大器電路1401的第二輸出、第5差分分布式放大器電路1405的第一 輸出以及第9差分分布式放大器電路1409的第二輸出。
以下各項被連接至輸出線L13:第2差分分布式放大器電路1402的第 一輸出、第6差分分布式放大器電路1406的第二輸出以及第IO差分分布 式放大器電路1410的第一輸出。以下各項被連接至輸出線L14:第2差分 分布式放大器電路1402的第二輸出、第6差分分布式放大器電路1406的 第一輸出以及第10差分分布式放大器電路1410的第二輸出。
16以下各項被連接至輸出線L15:第3差分分布式放大器電路1403的第 一輸出、第7差分分布式放大器電路1407的第二輸出、第11差分分布式 放大器電路1411的第一輸出。以下各項被連接至輸出線L16:第3差分分 布式放大器電路1403的第二輸出、第7差分分布式放大器電路1407的第 一輸出以及第11差分分布式放大器電路1411的第二輸出。
第一緩存器組210具有多個(例如3個)緩存器211至213。
緩存器211的輸入端子(-)側被連接至第一負載電阻組200的輸出線 L13，並且輸入端子(+ )側被連接至負載電阻組150的輸出線L14。
緩存器212的輸入端子(-)側被連接至第一負載電阻組200的輸出線 L15，並且輸入端子(+)側被連接至第一負載電阻組200的輸出線L16。
緩存器213的輸入端子(-)側被連接至第一負載電阻組200的輸出線 Lll，並且輸入端子(+ )側被連接至第一負載電阻組200的輸出線L12。
第一內插電路220通過串聯地連接在緩存器213的第一輸出和第二輸 出之間的電阻元件R2201至R2212和串聯地連接在緩存器213的第二輸出 和第一輸出之間的電阻元件R2213至R2224配置。
另外，緩存器212的第一輸出被連接至電阻元件R2204和R2205的連 接點，並且緩存器212的第二輸出被連接至電阻元件R2216和R2217的連 接點。
緩存器211的第一輸出被連接至電阻元件R2208和R2209的連接點， 並且緩存器211的第二輸出被連接至電阻元件R2220和R2221的連接點。
第二分布式放大器電路組230具有12個差分分布式放大器電路2301 至2312。
差分分布式放大器電路2301的輸入端子(-)側被連接至緩存器213 的第二輸出，並且輸入端子(+)側被連接至緩存器213的第一輸出。
差分分布式放大器電路2302的輸入端子(-)側被連接至電阻元件 R2211和R2212的連接點，並且輸入端子(+ )側被連接至電阻元件 R2223和R2224的連接點。
差分分布式放大器電路2303的輸入端子(-)側被連接至電阻元件 R2210和R2211的連接點，並且輸入端子(+ )側被連接至電阻元件R2222和R2223的連接點。
差分分布式放大器電路2304的輸入端子(-)側被連接至電阻元件 R2209和R2210的連接點，並且輸入端子(+ )側被連接至電阻元件 R2221和R2222的連接點。
差分分布式放大器電路2305的輸入端子(-)側被連接至電阻元件 R2208和R2209的連接點，並且輸入端子(+ )側被連接至電阻元件 R2220和R2221的連接點。
差分分布式放大器電路2306的輸入端子(-)側被連接至電阻元件 R2207和R2208的連接點，並且輸入端子(+ )側被連接至電阻元件 R2219和R2220的連接點。
差分分布式放大器電路2307的輸入端子(-)側被連接至電阻元件 R2206和R2207的連接點，並且輸入端子(+ )側被連接至電阻元件 R2218和R2219的連接點。
差分分布式放大器電路2308的輸入端子(-)側被連接至電阻元件 R2205和R2206的連接點，並且輸入端子(+ )側被連接至電阻元件 R2217和R2218的連接點。
差分分布式放大器電路2309的輸入端子(-)側被連接至電阻元件 R2204和R2205的連接點，並且輸入端子(+ )側被連接至電阻元件 R2216和R2217的連接點。
差分分布式放大器電路2310的輸入端子(-)側被連接至電阻元件 R2203和R2204的連接點，並且輸入端子(+ )側被連接至電阻元件 R2215和R2216的連接點。
差分分布式放大器電路2311的輸入端子(-)側被連接至電阻元件 R2202和R2203的連接點，並且輸入端子(+ )側被連接至電阻元件 R2214和R2215的連接點。
差分分布式放大器電路2312的輸入端子(-)側被連接至電阻元件 R2201和R2202的連接點，並且輸入端子(+ )側被連接至電阻元件 R2213和R2214的連接點。
注意，第二分布式放大器電路組230的差分分布式放大器電路2301
18至2312被連接至負載電阻組150的輸出線Ll至L8，具有與第一實施例的 差分分布式放大器電路1401至1412的關係相同的關係(圖7)。因此， 其詳細說明在這裡被省略。
在第二實施例中，基本上，直到第一內插電路220的處理以與第一實 施例相同的方式被執行。
然後，如圖15中所示，第二分布式放大器電路組230的差分分布式 放大器電路2301至2312從第一內插電路220接收被摺疊到該度數的放大 電路輸出。通過在第1、第5和第9電路中將這些輸出相互疊加，具有折 疊數9的摺疊波WV2被生成。
接著，緩存器161至164接收以上的摺疊波，電阻器使用的四分割第 二內插電路170A輸出16個內插波(圖15)，然後鎖存比較器MCL接收 這些內插波，並輸出具有四位的數位訊號。
這裡，當級聯型摺疊AD轉換器100A的第二分布式放大器電路組230 的差分分布式放大器電路2301至2312的增益為A2，輸出信號為V02， 第一分布式放大器電路組140A的差分分布式放大器電路1401至1409的 增益為Al，輸出信號為VOl，預放大電路組130A的預放大電路1301至 1309的增益為AP，輸出信號為VOP，輸入信號為Vin時，以下關係被得
到
VOP=AP*Vin (*1) V01=A1*V0P (*2) V02=A2*V01 (*3)
這裡，通過在第一級的預放大電路中設置復位開關，在追蹤時VOP 變得等於0，並且放大電路輸出信號VOl和VO2也變為0。
因此，通過僅在第一級的預放大電路中設置復位開關，每個分布式放 大器電路的輸出幅度被抑制，並且類似恢復被加快。
圖17是示出第二實施例中的第一級的預放大電路的電路示例的圖
圖17的差分放大器電路通過NMOS電晶體NT1301至NT1312以及負載電阻元件Routl和Rout2配置。
配置差分對的NMOS電晶體NT1301和NT1302的源極被相互連接， 並且其連接點被連接至NMOS電晶體NT1303的漏極，NMOS電晶體 NT1303的源極被連接至參考電位VSS。
然後，NMOS電晶體NT1301的柵極被連接至信號(電壓)VIP的電 源線，NMOS電晶體NT1302的柵極被連接至信號(電壓)REFP的電源 線，並且NMOS電晶體NT1303的柵極被連接至偏置信號BIAS的電源 線。這個NMOS電晶體NT1303用作電流源。
NMOS電晶體NT1304的漏極被連接至NMOS電晶體NT1301的漏 極，並且節點N11通過其連接點形成。NMOS電晶體NT1304的源極被連 接至NMOS電晶體NT1302的漏極，並且節點N12通過其連接點形成。
NMOS電晶體NT1304的柵極被連接至在追蹤時被設置在高電平並在 保持時被設置在低電平的時鐘信號CLK的電源線。
這個NMOS電晶體NT1304用作復位開關。
NMOS電晶體NT1305的源極被連接至節點Nil (NMOS電晶體 NT1301和NT1304的漏極)，並且漏極被連接至負載電阻Routl 。
NMOS電晶體NT1306的源極被連接至節點N12 (NMOS電晶體 NT1302的漏極，NT1304的源極)，並且漏極被連接至負載電阻元件 Rout2。
然後，NMOS電晶體NT1305和NT1306的柵極被連接至電源電位 VDD。
配置差分對的NMOS電晶體NT1307和NT1308的源極被互相連接， 並且其連接點被連接至NMOS電晶體NT1309的漏極，NMOS電晶體 NT1309的源極被連接至參考電位。
另夕卜，NMOS電晶體NT1307的柵極被連接至信號(電壓)PEFN的 電源線，NMOS電晶體NT1308的柵極被連接至信號(電壓)VIN的電源 線，並且NMOS電晶體NT1309的柵極被連接至偏置信號BIAS的電源 線。此NMOS電晶體NT1309用作電流源。
NMOS電晶體NT1310的漏極被連接至NMOS電晶體NT1307的漏極，並且節點N13通過其連接點形成。NMOS電晶體NT1310的源極被連 接至NMOS電晶體NT1308的漏極，並且節點N14通過其連接點形成。
NMOS電晶體NT1310的柵極被連接至在追蹤時被設置在高電平並在 保持時被設置在低電平的時鐘信號CLK的電源線。
這個NMOS電晶體NT1310用作復位開關。
NMOS電晶體NT1311的源極被連接至節點N13 (NMOS電晶體 NT1307和NT1310的漏極)，並且漏極被連接至負載電阻Routl 。
NMOS電晶體NT1312的源極被連接至節點N14 (NMOS電晶體 NT1308的漏極，NT1310的源極)，並且漏極被連接至負載電阻元件 Rout2。
然後，NMOS電晶體NT1311和NT1312的柵極被連接至電源電位 VDD。
共源共柵電晶體NT1305、 NT1306、 NT1311和NT1312被設置在輸出 的差分對VOP和VON中，並且復位開關NT1304和NT1310被設置在其 源極側。通過與第一實施例相同的方式，與追蹤/保持電路的時鐘信號 CLK同步，這些開關在時鐘信號CLK處於高電平時(即，追蹤時)被接 通，並在低電平時(即，保持時)被斷開。
因此，在追蹤時，隨後級的信號幅度被抑制，放大電路的響應被改 善，並且因此實現了高速AD轉換。
根據本發明，可以達到以下效果。
在摺疊型AD轉換器中，通過在放大電路中的共源共柵電晶體的源極 側設置開關，可以在不向輸出節點添加開關的寄生電容的情況下改善放大 電路的響應。
在級聯型摺疊AD轉換器中，通過將開關僅引入第一級的預放大電 路，提供了能夠進行高速操作的AD轉換器。
在以上實施例中說明了低4位轉換器的示例，但是本發明不限於這種 配置，而可以被應用於4位或更多位的轉換器。
2權利要求
1. 一種摺疊電路，包括參考電壓生成電路，所述參考電壓生成電路生成多個不同電壓作為參考電壓；以及多個放大電路，所述多個放大電路將模擬輸入電壓和多個參考電壓之間的差分電壓轉換為差分電流以便輸出，所述多個放大電路的輸出端交替連接，每個所述放大電路利用具有共源共柵輸出電晶體的差分放大器電路來構成，並且與控制時鐘同步接通的開關被設置在所述共源共柵輸出電晶體的源極之間。
2. 如權利要求1所述的摺疊電路，其中利用差分對輸入級、共源共柵輸出電晶體以及負載電阻構成的預放大 電路被設置在每個放大電路的前級，並且與所述控制時鐘同步接通的開關被設置在所述預放大電路的共源共柵 輸出電晶體的源極之間。
3. —種模數轉換器，具有生成預定摺疊數的摺疊波的摺疊電路，所述 摺疊電路包括參考電壓生成電路，所述參考電壓生成電路生成多個不同電壓作為參 考電壓；以及多個放大電路，所述多個放大電路將模擬輸入電壓和多個參考電壓之 間的差分電壓轉換為差分電流以便輸出， 所述多個放大電路的輸出端交替連接，每個所述放大電路利用具有共源共柵輸出電晶體的差分放大器電路來 構成，並且與控制時鐘同步接通的開關被設置在所述共源共柵輸出電晶體的源極 之間。
4. 如權利要求3所述的模數轉換器，其中利用差分對輸入級、共源共柵輸出電晶體以及負載電阻構成的預放大 電路被設置在所述放大電路的前級，並且與所述控制時鐘同步接通的開關被設置在所述預放大電路的共源共柵 輸出電晶體的源極之間。
全文摘要
一種摺疊電路和模數轉換器，其中，對於小信號的響應被改善，時鐘信號的負荷可以被減輕，並且電路面積的增加可以被防止。該電路包括參考電壓生成電路，該參考電壓生成電路生成多個不同電壓作為參考電壓；多個放大電路，該多個放大電路將模擬輸入電壓和多個參考電壓之間的差分電壓轉換為差分電流，並輸出這些差分電流。放大電路的輸出端被交替連接。每個放大電路利用具有共源共柵輸出電晶體(145、146)的差分放大器電路來構成。與控制時鐘同步接通的開關(144)被設置在共源共柵輸出電晶體(145、146)的源極之間。
文檔編號H03M1/36GK101512906SQ200780032840
公開日2009年8月19日 申請日期2007年9月4日 優先權日2006年9月4日
發明者中村章吾, 豐村純次, 大川剛史, 尾野孝一, 山下幸利, 松浦浩二, 金川典史 申請人:索尼株式會社