一種高速採樣前端電路的製作方法
2023-09-22 03:10:15 2
專利名稱：一種高速採樣前端電路的製作方法
技術領域：
本發明涉及一種採樣前端電路，特別涉及一種去除採樣保持電路(無採保)的高速採樣前端電路，它直接應用的領域是流水線型A/D轉換器。
背景技術：
在流水線型A/D轉換器的設計中，隨著採樣速度的不斷提升，晶片的功耗、面積將迅速提升，而採樣前端電路是流水線型A/D轉換器中佔用面積最大，消耗功耗最多的模塊。因此，需要低功耗的高速採樣前端電路。傳統的無採保的流水線A/D轉換器採樣前端結構，如
圖1所示，MDAC採樣網絡包括開關Smtl、兩個電容Cltl,比較器陣列包括開關Sftl、兩個電容c2(l。MDAC採樣網絡時間常數為:Tmdco =2C'0-RSm(I)其中，為開關Snitl的導通電阻。比較器採樣網絡時間常數為:
ITCompO ~ ^C20(2)
Smgm為比較器前置運放的跨導，(l/gm)為比較器前置運放的在採樣相的阻抗。網絡匹配要求:tMDCCI — TComp(l⑶而
I W
_3] Sm(4)
R =-—--(3)...M-..,
^n^ox^ DD其中，μη為電子的遷移率，單位面積的柵氧化層電容，為比較器輸
入電晶體的寬長比，Id為比較器輸入電晶體電流，為MDAC採樣開關的寬長比，Vm為電源電壓。由式(I) (5)可得
權利要求
1.一種高速採樣前端電路，其特徵在於:包括MDAC採樣網絡、比較器陣列、運算放大器、輸出短接開關、時鐘穩定電路、基準電壓產生電路、狀態控制模塊和反饋控制模塊； 所述MDAC採樣網絡，用於採集輸入信號； 所述比較器陣列，用於採集輸入信號並將輸入信號與閾值電壓進行比較並產生比較結果信號，所述比較結果信號與時鐘穩定電路產生的時鐘信號通過狀態控制模塊來控制MDAC採樣網絡的工作狀態； 所述狀態控制模塊與MDAC採樣網絡連接，用於控制MDAC採樣網絡的工作狀態； 所述反饋控制模塊一端連接在運算放大器的輸出端，另一端與MDAC採樣網絡連接； 所述運算放大器，用於當時鐘穩定電路處於時鐘放大相時使運算放大器的兩個輸入端的電壓相等； 所述輸出短接開關，用於當時鐘穩定電路處於時鐘採樣相時實現運算放大器的輸出端接地； 所述時鐘穩定電路，用於產生佔空比可調的時鐘信號，並使用時鐘信號來控制MDAC採樣網絡、比較器陣列、輸出短接開關、狀態控制模塊和反饋控制模塊的工作狀態； 所述基準電壓產生電路，用於產生一組基準電壓供比較器陣列使用。
2.根據權利要求1所述的高速採樣前端電路，其特徵在於:所述MDAC採樣網絡包括第一支路組、第二支路組、第三支路組和MDAC採樣開關；所述第一支路組包括由k個第一 MDAC輸入開關和k個第一 MDAC輸入端電容，所述k個第一 MDAC輸入開關並聯後通過導線net [I]與k個並聯的第一 MDAC輸入端電容連接；所述第二支路組包括η-k+l個第二 MDAC輸入開關和η-k+l個第二 MDAC輸入端電容，所述η-k+l個第二 MDAC輸入開關並聯後通過導線net [2]與η-k+l個並聯的第二 MDAC輸入端電容連接； 所述第三支路組包括由η-1個相互並聯的第三MDAC輸入端支路，所述每條第三MDAC輸入端支路包括第三MDAC輸入開關和第三MDAC輸入端電容；所述每條第三MDAC輸入端支路中的第三MDAC輸入開關和第三MDAC輸入端電容通過導線net [ (n+2): 2n]串聯，所述每條第三MDAC輸入端支路並聯； 所述第一支路組、第二支路組與所述第三支路組並聯後一端連接輸入信號，另一端與運算放大器的負向輸入端連接； 所述MDAC採樣開關Sm —端與運算放大器的負向輸入端連接，另一端運算放大器的正向輸入端連接，所述運算放大器的正向輸入端與地連接； 其中，k表不第一MDAC輸入端電容的個數；n表不第一、二和三MDAC輸入開關個數總和的一半，且 2n=k.2X, k=2m, X，m=l, 2，3，…。
3.根據權利要求2所述的高速採樣前端電路，其特徵在於:所述反饋控制模塊為相互並聯的反饋控制開關構成的開關組，所述開關組中的每一個反饋控制開關一端連接在運算放大器的輸出端，另一端連接在MDAC米樣網絡中第一支路組中的第一 MDAC輸入開關和第一MDAC輸入端電容之間的導線上。
4.根據權利要求1所述的高速採樣前端電路，其特徵在於:所述比較器陣列包括(n-1)個相互並聯的比較器，所述每個比較 器包括比較器採樣網絡、比較單元和比較器採樣開關，所述比較器採樣網絡包括比較器信號輸入開關、閾值輸入開關和比較器採樣電容；所述比較器信號輸入開關一端與輸入信號端連接，所述閾值輸入開關一端與基準電壓產生電路連接，所述比較器信號輸入開關和閾值輸入開關的另一端相互連接後與比較器採樣電容連接，所述比較器採樣電容再與比較單元的正向端連接，所述比較單元的正、負向端之間與比較器採樣開關連接，所述比較單元的輸出端與狀態控制模塊連接。
5.根據權利要求2所述的高速採樣前端電路，其特徵在於:所述狀態控制模塊包括第二支路組控制開關和第三支路組控制開關； 所述第二支路組控制開關一端連接於第二支路組中的第二 MDAC輸入開關和第二 MDAC輸入端電容之間的導線net[2]上，另一端與地連接； 所述第三支路組控制開關包括η-1個轉換開關，所述每個轉換開關的一端連接於第三支路組中的各個分支路中的第三MDAC輸入開關和第三MDAC輸入端電容之間，另一端分別與地或基準電壓產生電路連接。
6.根據權利要求1所述的高速採樣前端電路，其特徵在於:所述時鐘穩定電路DCS為所述佔空比可調的時鐘穩定電路DCS，所述佔空比可調的時鐘穩定電路產生的時鐘信號包括採樣相時鐘信號Φ 1、比較放大相時鐘信號Φ2、採樣相時鐘提前關斷信號Φ Ip和放大相時鐘信號Φ3，所述比較放大相時鐘信號Φ2包括比較器比較時間T_Comp和放大相使用時間；所述採樣相時鐘信號Φ 1、比較放大相時鐘信號Φ2為兩相非交疊時鐘信號。
7.根據權利要求6所述的高速採樣前端電路，其特徵在於:所述時鐘穩定電路在放大相時鐘信號Φ3期間，利用(η-1)個第三MDAC輸入端電容進行DAC運算，利用第一 MDAC輸入端電容作為反饋電容。
8.根據權利要求2所述的高速採樣前端電路，其特徵在於:所述運算放大器的反饋係數為k/2n。
9.根據權利要求1所述的高速採樣前端電路，其特徵在於:所述MDAC採樣網絡和比較器陣列中滿足以下關係:所述MDAC採樣網絡中的MDAC輸入開關與比較器陣列中的比較器輸入開關寬長比之比與MDAC採`樣電容和比較器採樣電容之比相等，且MDAC採樣開關與比較器採樣開關寬長比之比與MDAC採樣總電容和比較器採樣電容之比相等； 所述MDAC輸入開關為第一 MDAC輸入開關、第二 MDAC輸入開關或第三MDAC輸入開關中的任意一個； 所述比較器輸入開關為比較器中任一個比較器採樣網絡中的比較器信號輸入開關； 所述MDAC採樣電容為第一 MDAC輸入端電容、第二 MDAC輸入端電容或第三MDAC輸入端電容中任意一個； 所述比較器採樣電容為比較器中任一個比較器採樣網絡中的比較器採樣電容； 所述比較器採樣開關為比較器中任一個比較器採樣開關； 所述MDAC採樣總電容為第一 MDAC輸入端電容、第二 MDAC輸入端電容和第三MDAC輸入端電容的總和。
10.根據權利要求2所述的高速採樣前端電路，其特徵在於:所述整個採樣前端電路的增益為2n/k。
11.根據權利要求2所述的高速採樣前端電路，其特徵在於:所述MDAC採樣網絡中的第一 MDAC輸入開關、第二 MDAC輸入開關和第三MDAC輸入開關為同型開關，所述比較器陣列中的每一個比較器中的比較器輸入開關為同型開關。
12.根據權利要求2所述的高速採樣前端電路，其特徵在於:所述MDAC採樣網絡中的第一 MDAC輸入開關、第二 MDAC輸入開關、第三MDAC輸入開關均為nMOS型boost開關，所述比較器陣列中的每一個比較器中的比較器輸入開關均為nMOS型boost開關。
13.根據權利要求1至12任一項所述的高速採樣前端電路，其特徵在於:所述MDAC採樣網絡和比較器陣列中 每個比較器中的比較器採樣網絡均採用單端或差分形式連接。
全文摘要
本發明涉及一種高速採樣前端電路，它包括MDAC採樣網絡、基準電壓產生電路、比較器陣列、運算放大器、輸出短接開關、佔空比可調的時鐘穩定電路、狀態控制模塊和反饋控制模塊。該高速採樣前端電路功耗低、採樣率高和採樣網絡輸入帶寬高，MDAC採樣網絡和比較器陣列時間常數的精確匹配，大幅提高了採樣網絡的輸入帶寬。利用採樣電容作為反饋電容和DAC運算電容，將運算放大器的反饋係數提高兩倍以上，運放帶寬要求降低50%，節省運算放大器功耗50%以上。採用佔空比可調的時鐘穩定電路，壓縮採樣時間，增加放大相時間，實現了採樣頻率的大幅度提升。僅需一個輸入基準電壓，降低了基準電壓產生電路的設計複雜度。本發明可以廣泛應用於流水線A/D轉換器。
文檔編號H03M1/12GK103178852SQ20131009030
公開日2013年6月26日 申請日期2013年3月20日 優先權日2013年3月20日
發明者李婷, 胡剛毅, 李儒章, 王妍, 劉璐, 張勇, 王旭, 王育新, 付東兵, 陳光炳 申請人:中國電子科技集團公司第二十四研究所