用於塊狀編碼的交織裝置、速率匹配方法及裝置的製作方法

2023-09-22 12:26:05

專利名稱：用於塊狀編碼的交織裝置、速率匹配方法及裝置的製作方法
技術領域：
本發明涉及通信技術，尤其涉及用於塊狀編碼的速率匹配方法及其裝置。
背景技術：
長期項目演進(LTE)的目的是提供比第3代移動通信技術更高的數據傳輸速率和 更小的延遲。得益於無線通信技術(例如自適應多輸入多輸出技術)的發展，LTE版本8已 經可以最高300Mbps的下行鏈路數據速率，而用戶層面的時延低於5毫秒。以後，LTE高級 (LTE_A)系統還將可以支持高達IGbps的下行鏈路數據速率。毫無疑問地，這些技術要求將 使得LTE演進節點B的設計更加困難。在LTE下行鏈路物理層處理階段，將執行速率匹配 處理以將turbo編碼器的輸出適應到所要求的編碼速率以幫助混合自動重傳請求(HARQ) 處理。如圖1所示，在3GPP協議TS 36. 212中，速率匹配被定義為每編碼塊執行，包括 對turbo編碼輸出的三個信息比特流dk(°)(系統比特流)、dk(1)(第一路校驗比特流)、dk(2) (第二路校驗比特流)進行子塊交織處理，交織之後進行比特收集，然後生成虛擬循環緩衝 池，再進行比特選擇和打孔處理之後，發送每個編碼塊的輸出比特。考慮到成本和可靠性的要求，目前成熟而穩定的商用數字處理晶片的系統時鐘通 常低於500MHz。顯然，在第2代和第3代移動通信系統中基於數位訊號處理的傳統比特級 處理技術難以適應LTE系統的要求。

發明內容
為了解決現有技術中存在的上述問題，本發明提供了通過多個隨機存取存儲器並 行存取以提高基帶處理能力的方案。根據本發明的一個方面，提供了一種用於存取信息塊的緩衝存儲器，包括2a個輸 入位寬為2b比特、輸出位寬為1比特的隨機存取存儲器，在寫入地址中採用a比特對這2a 個隨機存取存儲器進行尋址，對一個讀出地址分別從2a個隨機存取存儲器中各讀出1比特 數據，從而使得該緩衝存儲器實現每時鐘周期2b比特的寫入速度和每時鐘周期2a比特的讀 出速度，其中a、b均為正整數。可選地，上述緩衝存儲器中，b的取值為1至4之一，a的取值小於b或者等於b。根據本發明的另一方面，提供了一種用於信息塊交織的交織裝置，包括緩衝存儲 器，其包括2a個輸入位寬為2b比特、輸出位寬為1比特的隨機存取存儲器；寫入地址生成 裝置，用於順序生成所述緩衝存儲器的寫入地址，所述寫入地址中包括a比特用於對所述2a 個隨機存取存儲器進行尋址；讀出地址生成裝置，用於根據預定交織規則生成所述2a個隨 機存取存儲器的讀出地址；對於一個讀出地址分別從所述2a個隨機存取存儲器中各讀出1 比特數據，其中a、b均為正整數。可選地，上述交織裝置中所採用的預定交織規則包括列數為2的整數次冪的交織 矩陣。
根據本發明的另一方面，提供了一種對包括一路系統比特流和兩路校驗比特流的 Turbo編碼輸出信息塊進行速率匹配的速率匹配裝置，包括第一緩衝存儲器，其輸入位寬 為2n比特，用於存取系統比特流，其中η為正整數；第二緩衝存儲器，其輸入位寬為2n比特， 用於存取一路校驗比特流；第三緩衝存儲器，其輸入位寬為2n比特，用於存取另一路校驗比 特流；寫入地址生成裝置，用於生成第一緩衝存儲器、第二緩衝存儲器、第三緩衝存儲器各 自的寫入地址；讀出地址生成裝置，用於根據預定交織規則生成第一緩衝存儲器、第二緩衝 區存儲器、第三緩衝存儲器各自的讀出地址；比特選擇裝置，用於根據第一緩衝存儲器的一 個讀出地址讀取2n比特數據，或者根據第二緩衝存儲器和第三緩衝存儲器的一個讀出地址 分別讀取2n_i比特數據。根據本發明的另一個方面，提供了一種對包括一路系統比特流和兩路校驗比特流 的Turbo編碼輸出信息塊進行速率匹配的方法，包括以下步驟A.將系統比特流存儲到一 個輸入位寬為2n比特的第一緩衝存儲器，將兩路校驗比特流分別存儲到輸入位寬為2n比特 的第二緩衝存儲器和第三緩衝存儲器，其中η為正整數；B.根據第一緩衝存儲器的一個讀 出地址讀取2η比特數據，或者根據第二緩衝存儲器和第三緩衝存儲器的一個讀出地址分別 讀取2n_i比特數據。使用本發明中的緩衝存儲器、交織裝置、速率匹配方法及裝置，可以實現每時鐘周 期多比特並行讀/寫，從而大大地提高了速率匹配的數據通量。


參考下面的圖和說明，將更好地理解該系統。圖中的元件不一定按比例繪製，而是 重點用於說明典型模型的原理。在圖中，貫穿不同的示圖，類似的參考標號表示對應的特 徵。圖1示出了現有技術中的對Turbo編碼輸出進行速率匹配的系統框圖；圖2示出了根據本發明的一個實施例的交織裝置的結構框圖；圖3示出了根據本發明的另一個實施例的交織裝置的結構框圖；圖4示出了本發明的一個實施例的對包括一路系統比特流和兩路校驗比特流的 Turbo編碼輸出信息塊進行速率匹配的方法流程圖；圖5示出了根據本發明的一個實施例的對包括一路系統比特流和兩路校驗比特 流的Turbo編碼輸出信息塊進行速率匹配的速率匹配裝置的結構框圖；圖6示出了根據本發明的一個實施例中的速率匹配處理中的虛擬循環緩衝池的 結構；圖7示出了根據本發明的另一個實施例的速率匹配裝置的結構框圖。
具體實施例方式在3GPP協議TS 36. 212中，對Turbo編碼的每一路輸出所進行的子塊交織是如下 進行的從首行首列開始，將比特流逐行寫入一個32列的交織矩陣，然後對各列進行重新 排列，列間重排圖樣為，然後對重排後的矩陣逐列讀出數據。在上述交織規則中，任一列數據的順序沒有發生變化，適合於並行讀出。
根據本發明的一個實施例，提供了一種用於信息塊交織的交織裝置，包括緩衝存 儲器，其包括2a個輸入位寬為2b比特、輸出位寬為1比特的隨機存取存儲器；寫入地址生 成裝置，用於順序生成所述緩衝存儲器的寫入地址，其中包括a比特用於對所述2a個隨機 存取存儲器進行尋址；讀出地址生成裝置，用於根據預定交織規則生成所述2a個隨機存取 存儲器的讀出地址；對於一個讀出地址分別從所述2a個隨機存取存儲器中各讀出1比特數 據，其中a、b均為正整數。可選地，上述交織裝置中所採用的預定交織規則包括列數為2的整數次冪的交織 矩陣。上述交織裝置中的緩衝存儲器用於存取所述信息塊，其可以實現每時鐘周期2b比 特的寫入速度和每時鐘周期2a比特的讀出速度。該緩衝存儲器中的2a個隨機存取存儲器 具有相同的結構。因為在二進位寫入地址中採用a比特對23個隨機存取存儲器進行尋址， 所有的輸入數據被分布地存儲到2a個隨機存取存儲器中。合適地選擇所述a比特在所屬 寫入地址中的位置，可以使得對應於交織矩陣相鄰行的數據被存儲到不同的隨機存取存儲ο例如，a、b均取值為2。圖2示出了根據本發明的一個實施例的交織裝置的結構 框圖。如圖所示，交織裝置9包括緩衝存儲器10、寫入地址生成裝置20、讀出地址生成裝置 30。交織裝置9中採用的預定交織規則包括列數為32的交織矩陣，例如上述列間重排圖樣 為 的交織矩陣。緩衝存儲器10包括四個輸入位寬為4比特、輸出位寬為1比特的隨機存取存儲器 101至104，這四個隨機存取存儲器具有相同的結構。寫入地址生成裝置20用於順序地生成緩衝存儲器10的寫入地址。例如，隨機存 取存儲器101至104的輸入埠均為4X512、輸出埠均為1X2048。則緩衝存儲器10共 有2048個寫入地址，需要第0位至第10位、共11位二進位地址位，其中第3位和第4位用 於對這四個隨機存取存儲器進行尋址。輸入信息塊將根據寫入地址被順序地寫入緩衝存儲 器10。具體地，緩衝存儲器10還包括一個具有兩位控制地址、四條輸出支路的選通開 關109，用於實現對隨機存取存儲器101至104的尋址，選通開關109的控制地址即為 寫入地址的第3位和第4位。例如，隨機存取存儲器101至104分別對應控制地址00、 01、10、11。則所有輸入比特中，第(128Xi)比特至第(128Χ +31)比特將存入隨機存取 存儲器101，第(128Xi+32)比特至第(128Xi+63)比特將存入隨機存取存儲器102，第 (128Χ +64)比特至第(128Χ +95)比特將存入隨機存取存儲器103，第(128Χ +96)比特 至第(128Xi+127)比特將存入隨機存取存儲器104，其中i為非負整數。換言之，對應於 交織矩陣中第(4Xi)行的數據被存入隨機存取存儲器101，對應於交織矩陣中第(4Xi+l) 行的數據被存入隨機存取存儲器102，對應於交織矩陣中第(4Xi+2)行的數據被存入隨 機存取存儲器103，對應於交織矩陣中第(4Xi+3)行的數據被存入隨機存取存儲器104。 因為四個隨機存取存儲器具有相同的結構，所以對應於交織矩陣的某一列的第(4Xj)至 (4XJ+3)比特被分別寫入四個隨機存取存儲器的相同地址，其中j為非負整數；則在讀出 數據時，這4比特數據可以根據同一個讀出地址被同時讀出。
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讀出地址生成裝置30用於根據前述預定交織規則的順序來生成讀出地址。對於 每一個讀出地址，分別從隨機存取存儲器101至104中各讀取出1比特數據。按照讀出地 址的順序讀取出隨機存取存儲器101至104中存儲的數據，可以很方便地實現對輸入信息 塊的交織。因為四個隨機存取存儲器的結構一樣，所以從這個緩衝存儲器讀出的比特數為4 的整數倍。因為輸入數據可能並非4比特的整數倍，所以讀出數據中可能存在一些無效數 據，這些無效數據在後續操作中應被丟棄。這樣，緩衝存儲器10就可以實現每時鐘周期4比特的寫入速度和讀出速度。當系 統時鐘為250MHz時，緩衝存儲器10和交織裝置9可以提供高達IGbps的處理能力，這樣的 處理能力已可滿足LTE系統的要求。又例如，a、b均取值為3。交織裝置中採用的預定交織規則包括列數為32的交織 矩陣。緩衝存儲器包括八個輸入位寬為8比特、輸出位寬為1比特的隨機存取存儲器。寫 入地址生成裝置用於生成寫入地址。例如，八個隨機存取存儲器的輸入埠均為4X256、 輸出埠均為1 X 1024。則緩衝存儲器共有2048個寫入地址，需要第0位至第10位、共11 位二進位地址位，其中第3位至第5位用於對這八個隨機存取存儲器進行尋址。輸入信息 塊將根據寫入地址被順序地寫入緩衝存儲器。具體地，緩衝存儲器還包括一個具有三位控 制地址、八條輸出支路的選通開關，用於實現對八個隨機存取存儲器的尋址，該選通開關的 控制地址即為寫入地址的第3至5位。則所有輸入比特中，對應於交織矩陣中第(8Xi)行 的數據被存入第一個隨機存取存儲器，以此類推，對應於交織矩陣中第(8Xi+7)行的數據 被存入第八個隨機存取存儲器，其中i為非負整數。因為八個隨機存取存儲器具有相同的 結構，所以對應於交織矩陣的某一列的第(8Xj)至(8Xj+7)比特被分別寫入八個隨機存 取存儲器的一個相同地址的存儲空間，其中j為非負整數；則在讀出數據時，這8比特數據 可以根據同一個讀出地址被同時讀出。通常，讀出地址由讀出地址生成裝置根據上述交織 規則的列間重排圖樣來生成。按照讀出地址的順序讀取出八個隨機存取存儲器中存儲的數 據，可以很方便地實現對輸入信息塊的交織。因為八個隨機存取存儲器的結構一樣，所以從 這個緩衝存儲器讀出的比特數為8的整數倍。因為輸入數據可能並非8比特的整數倍，所 以讀出數據中可能存在一些無效數據，這些無效數據在後續操作中應被丟棄。這樣，該緩衝 存儲器就可以實現每時鐘周期8比特的寫入速度和讀出速度。又例如，a取值為l，b取值為2。圖3示出了根據本發明的另一個實施例的交織裝 置的結構框圖。如圖所示，交織裝置9』包括緩衝存儲器10』、寫入地址生成裝置20』、讀出 地址生成裝置30』。交織裝置9』中採用的預定交織規則包括列數為32的交織矩陣。緩衝存儲器10』包括兩個輸入位寬為4比特、輸出位寬為1比特的隨機存取存儲 器101』和102』，這兩個隨機存取存儲器具有相同的結構。寫入地址生成裝置20』用於順序地生成緩衝存儲器10』的寫入地址。例如，兩個 隨機存取存儲器的輸入埠均為4X1024、輸出埠均為1X4096。則緩衝存儲器10，共有 2048個寫入地址，需要第0位至第10位、共11位二進位地址位，其中的第3位用於對這兩 個隨機存取存儲器進行尋址。輸入信息塊將根據寫入地址被順序地寫入緩衝存儲器10』。具體地，緩衝存儲器10』還包括一個具有一位控制地址、兩條輸出支路的選通開關 109，，用於實現對隨機存取存儲器101，或102，的尋址，選通開關109，的控制地址即為寫 入地址的第3位。則所有輸入比特中，對應於交織矩陣中第(2Xi)行的數據被存入隨機存取存儲器101』，對應於交織矩陣中第(2Xi+l)行的數據被存入隨機存取存儲器102』，其中 i為非負整數。因為兩個隨機存取存儲器具有相同的結構，所以對應於交織矩陣的某一列的 第(2Xj)至(2Xj+l)比特被分別寫入兩個隨機存取存儲器的一個相同地址的存儲空間， 其中j為非負整數；則在讀出數據時，這2比特數據可以根據同一個讀出地址被同時讀出。讀出地址生成裝置30』用於根據前述預定交織規則的順序來生成讀出地址。對於 每一個讀出地址，分別從隨機存取存儲器101』和102』中各讀取出1比特數據。按照讀出 地址的順序讀取出隨機存取存儲器101』和102』中存儲的數據，可以很方便地實現對輸入 信息塊的交織。這樣，緩衝存儲器10』就可以實現每時鐘周期4比特的寫入速度和每時鐘周期2 比特的讀出速度。在上述採用的預定交織規則包括列數為32的交織矩陣的交織裝置中，a、b的取值 通常為1至4之一。為了使得緩衝存儲器的輸入、輸出速率相匹配，a、b可以取相同的值。 當然，a取值也可以大於b或者小於b。具有上述結構的交織裝置可以用於對塊狀信息，例如Turbo編碼輸出信息塊，的 交織。其中的緩衝存儲器可以用於存取塊狀信息，例如turbo編碼輸出信息塊。其中所採用 的交織規則不限於32列的交織矩陣，也可以包括列數為其他的2的整數次冪的交織矩陣， 例如16、64。當交織矩陣的列數為其他的2的整數次冪時，a、b的取值範圍相應地變化，寫 入地址中用於對2a個隨機存取存儲器進行尋址的a比特的位置也相應地變化。採用這樣 結構的交織裝置以及緩衝存儲器，可以使得塊狀編碼輸出信息塊的處理速度成倍的提高。具有上述結構的交織裝置所採用的交織規則也可以包括列數並非2的整數次冪 的交織矩陣。例如，對於列數為29的交織矩陣，可以在每29個輸入數據比特之間填充3比 特，然後寫入上述緩衝存儲器，以保證對應於交織矩陣相鄰行的數據被存儲到不同的隨機 存取存儲器。根據交織規則生成讀出地址順序並讀出數據之後需要將這些填充比特刪除。圖4示出了根據本發明的一個實施例的對包括一路系統比特流和兩路校驗比特 流的Turbo編碼輸出信息塊進行速率匹配的方法流程圖。如圖所示，該方法包括兩個步驟 Sl 禾口 S2。在步驟Sl中，將系統比特流存儲到一個輸入位寬為2n比特的第一緩衝存儲器，將 兩路校驗比特流分別存儲到輸入位寬為2n比特的第二緩衝存儲器和第三緩衝存儲器，其中 η為正整數。在步驟S2中，根據第一緩衝存儲器的一個讀出地址讀取2η比特數據，或者根據第 二緩衝存儲器和第三緩衝存儲器的一個讀出地址分別讀取211-1比特數據。圖5示出了根據本發明的一個實施例的對包括一路系統比特流和兩路校驗比特 流的Turbo編碼輸出信息塊進行速率匹配的速率匹配裝置的結構框圖。以下將結合圖4、圖 5加以說明。如圖5所示，速率匹配裝置8包括第一緩衝存儲器11、第二緩衝存儲器12、第三緩 衝存儲器13、寫入地址生成裝置21、讀出地址生成裝置31、比特選擇裝置40。第一緩衝存儲器11用於存取系統比特流，第二緩衝存儲器12用於存取一路校驗 比特流，第三緩衝存儲器13用於存取另一路校驗比特流，它們的輸入位寬均為2n比特。寫入地址生成裝置21用於生成第一緩衝存儲器11、第二緩衝存儲器12、第三緩衝存儲器13各自的寫入地址。讀出地址生成裝置31用於根據預定交織規則生成第一緩衝存儲器、第二緩衝區 存儲器、第三緩衝存儲器各自的讀出地址。比特選擇裝置40用於根據第一緩衝存儲器11的一個讀出地址讀取2n比特數據， 或者根據第二緩衝存儲器12和第三緩衝存儲器13的一個讀出地址分別讀取2n_i比特數據。 該實施例中η的取值為2。當系統時鐘為250MHz時，該速率匹配裝置8可以提供高達IGbps 的處理能力，這樣的處理能力已可滿足LTE系統的要求。通常，寫入地址生成器21分別順序地生成各緩衝存儲器的寫入地址。在前述步驟 Sl中，系統比特流將被根據所生成的寫入地址寫入第一緩衝存儲器11中，一路校驗比特流 將被根據所生成的寫入地址寫入第二緩衝存儲器12中，另一路校驗比特流將被根據所生 成的寫入地址寫入第三緩衝存儲器13中。具體地，這裡的預定交織規則包括前述列間重排圖樣為的交織矩
陣。讀出地址生成裝置31將根據該列間重排圖樣分別生成各緩衝存儲器的讀出地址。步驟S2由比特選擇裝置40來執行。圖6示出了該實施例中的速率匹配處理中的 虛擬循環緩衝池的結構。如圖所示，從第一緩衝存儲器11中讀出的全部數據即為經過了 交織處理的系統信息，從第二緩衝存儲器12和第三緩衝存儲器13中讀出的全部數據即為 經過交織處理並且交錯排列的校驗信息。比特選擇裝置40將根據一些系統參數來確定哪 些信息需要進行後續處理，這些系統參數包括速率匹配的碼率和/或自動重傳請求有關參 數。例如，速率匹配的碼率為1/3，則虛擬緩衝池的所有數據信息都需要進行後續處理。根據本發明的一個實施例，上述速率匹配裝置8是採用可編程邏輯門陣列來實現 的。根據本發明的一個具體實施例，在上述速率匹配裝置8中，第一緩衝存儲器11具 有與圖2中所示緩衝存儲器10類似的結構，第二緩衝存儲器12、第三緩衝存儲器13具有與 圖3中所示緩衝存儲器10』類似的結構。其中，寫入地址生成裝置20和20』的功能合併到 寫入地址生成裝置21中，讀出地址生成裝置30和30』的功能合併到讀出地址生成裝置31 中。第一緩衝存儲器11包括2n個輸入位寬為2n比特、輸出位寬為1比特的隨機存取 存儲器。該實施例中，η的取值為2。這四個隨機存取存儲器具有相同的結構，例如，輸入端 口均為4X512、輸出埠均為1X2048。則第一緩衝存儲器11共有2048個寫入地址，需要 第0位至第10位、共11位二進位地址位。該寫入地址由寫入地址生成裝置21生成，其中 第3位和第4位用於對這四個隨機存取存儲器進行尋址。在前述步驟Sl中，系統比特流被 寫入第一緩衝存儲器11的過程中，因為這兩個尋址地址位的作用，對應於交織矩陣相鄰行 的數據被存儲到不同的隨機存取存儲器中。第二緩衝存儲器12、第三緩衝存儲器13各包括211-1個輸入位寬為2η比特、輸出位 寬為1比特的隨機存取存儲器。這四個隨機存取存儲器具有相同的結構，例如，輸入埠均 為4X1024、輸出埠均為1X4096。則第二緩衝存儲器12、第三緩衝存儲器13分別具有 2048個寫入地址，需要第0位至第10位、共11位二進位地址位。第二緩衝存儲器12的寫 入地址由寫入地址生成裝置21生成，其中第3位用於對其兩個隨機存取存儲器進行尋址。前述步驟Sl中，第一路校驗比特流將寫入第二緩衝存儲器12的過程中，因為這一個尋址地 址位的作用，對應於交織矩陣相鄰行的數據被存儲到不同的隨機存取存儲器中。第三緩衝 存儲器13的寫入地址由寫入地址生成裝置21生成，其中第3位用於對其兩個隨機存取存 儲器進行尋址。前述步驟Sl中，另一路校驗比特流將被寫入第三緩衝存儲器13的過程中， 因為這一個尋址地址位的作用，對應於交織矩陣相鄰行的數據被存儲到不同的隨機存取存 儲器中。比特選擇裝置40在讀取數據時，根據第一緩衝存儲器11的一個讀出地址從其四 (2n)個隨機存取存儲器分別讀取1比特數據，或者根據第二緩衝存儲器12和第三緩衝存儲 器13的一個讀出地址分別從各自的兩(2n_0個隨機存取存儲器各讀取1比特數據。每次 讀取4(2n)比特信息，圖6示出了相應的虛擬循環緩衝池的結構。比特選擇裝置40將根據 前述系統參數來確定哪些信息需要進行後續處理。根據本發明的一個實施例，速率匹配裝置8還包括第四緩衝存儲器、第五緩衝存 儲器、第六緩衝存儲器。其中，第四緩衝存儲器與第一緩衝存儲器11形成桌球存取模式，第 五緩衝存儲器與第二緩衝存儲器12形成桌球存取模式，第六緩衝存儲器與第三緩衝存儲 器13形成桌球存取模式。也就是，當第一緩衝存儲器11、第二緩衝存儲器12、第三緩衝存 儲器13中存儲的數據被讀出的同時，另一個Turbo編碼輸出信息塊可以被寫入第四緩衝存 儲器、第五緩衝存儲器、第六緩衝存儲器；反之亦然。這樣，速率匹配裝置8的處理速度大為 提高，等待時間大為減小。如前所述，每一時鐘周期，比特選擇裝置40將從各緩衝存儲器中讀取2n比特數 據，其中可能包括無效比特(null bit)，例如在編碼塊分割過程中加入的填充比特(filler bit)和/或在將數據寫入緩衝存儲器的過程中產生的啞比特(dummy bit)。對於從第一緩 衝存儲器11中讀出的系統信息以及從第二緩衝存儲器12中讀出的第一路校驗信息，其中 的填充比特和啞比特需要在後續處理中丟棄。對於從第三緩衝存儲器13中讀出的第二路 校驗信息，其中的 比特需要在後續處理中丟棄。 根據本發明的一個實施例，速率匹配方法在步驟Sl和S2之後還包括兩個步驟S31 和S32(圖中未示出)。圖7示出了根據該實施例的速率匹配裝置的結構框圖。如圖所示， 速率匹配裝置8還包括一個打孔裝置50，其包括一個預處理裝置51和一個2n位的寄存器 52。該實施例中，η的取值為2。在步驟S31中，將對步驟S2中讀取的2η比特數據進行預處理，將其中的無效比特 置換到高有效位或低有效位。該步驟由預處理裝置51來執行。優選地，無效比特將被置換 到低有效位。例如，比特選擇裝置40同時讀取的4比特數據中有2比特無效數據，則預處 理裝置51將這2比特數據置換到4比特中的第0位和第1位。經過預處理裝置51的處理之後，速率匹配裝置8輸出有效數據的效率將得到提
尚ο本領域技術人員應能理解，在步驟S31之前，還應包括一個識別無效比特的步驟， 從某一緩衝器讀出的一個比特數據是否有效數據可以根據寫入地址生成裝置21生成寫入 地址的規則以及讀出地址生成裝置31生成讀出地址的規則加以確定。比特選擇裝置40每 次讀出的4比特數據可以分別用一個標識位加以標識。例如，有效比特被標識為1，無效比 特被標識為0。
在步驟S32中，經預處理後的2n比特數據中的有效比特將被存入寄存器52中，並 當寄存器52存滿後輸出數據。例如，經過預處理之後的第一組4比特數據均為有效比特， 這4比特有效數據將被存入寄存器52並由寄存器52輸出；經過預處理之後的第二組4比 特數據包括3個有效比特，則這三個處於高有效位的有效比特將被存入寄存器52 ；經過預 處理之後的第三組4比特數據包括兩個有效比特，則這兩個有效比特中的一個將被存入寄 存器52並和寄存器52中的前三個有效比特一起輸出，然後這兩個有效比特中的另一個將 被存入寄存器52 ；其他各組經過預處理的4比特數據將進行類似處理。該實施例中，速率匹配裝置8接收來自Turbo編碼模塊輸出的三路比特流，每一路 的輸入速度為每時鐘周期4比特；在完成速率匹配處理之後，輸出速度為每時鐘周期4比 特。當系統時鐘為250MHz時，該速率匹配裝置8可以提供高達IGbps的處理能力，這樣的 處理能力已可滿足LTE系統的要求。上述速率匹配方法及裝置中，交織矩陣的列數為32，n的取值為2。本領域技術人 員應能理解，在本發明的速率匹配方法及裝置的其他一些實施例中，η還可以取為其他值， 例如1、3、4。當η取值為4時，速率匹配裝置可以提供每時鐘周期16比特的數據處理能力。 在現有條件下，相對於速率匹配裝置所屬系統中其他功能模塊而言，這樣的數據處理能力 已經足夠。本領域技術人員應能理解，本發明中所稱的裝置可以由軟體功能模塊實現，也可 以由硬體模塊實現，或者通過軟硬體的結合來實現。優選地，本發明中所稱的裝置是用可編 程邏輯門陣列來實現的。本領域技術人員應能理解，上述實施例均是示例性而非限制性的。在不同實施例 中出現的不同技術特徵可以進行組合，以取得有益效果。本領域技術人員在研究附圖、說明 書及權利要求書的基礎上，應能理解並實現所揭示的實施例的其他變化的實施例。在權利 要求書中，術語「包括」並不排除其他裝置或步驟；不定冠詞「一個」不排除多個；術語「第 一」、「第二」用於標示名稱而非用於表示任何特定的順序。權利要求中的任何附圖標記均不 應被理解為對保護範圍的限制。權利要求中出現的多個部分的功能可以由一個單獨的硬體 或軟體模塊來實現。某些技術特徵出現在不同的從屬權利要求中並不意味著不能將這些技 術特徵進行組合以取得有益效果。
權利要求
1.一種用於存取信息塊的緩衝存儲器，包括2a個輸入位寬為2b比特、輸出位寬為1比 特的隨機存取存儲器，在寫入地址中採用a比特對這2a個隨機存取存儲器進行尋址，對一 個讀出地址分別從2a個隨機存取存儲器中各讀出1比特數據，從而使得該緩衝存儲器實現 每時鐘周期2b比特的寫入速度和每時鐘周期2a比特的讀出速度，其中a、b均為正整數。
2.根據權利要求1所述的緩衝存儲器，其特徵在於，b的取值為1至4之一，a的取值 小於或等於b。
3.—種對包括一路系統比特流和兩路校驗比特流的Turbo編碼輸出信息塊進行速率 匹配的速率匹配裝置，包括第一緩衝存儲器，用於存取系統比特流，輸入位寬為2n比特，其中η為正整數； 第二緩衝存儲器，用於存取一路校驗比特流，輸入位寬為2η比特； 第三緩衝存儲器，用於存取另一路校驗比特流，輸入位寬為2η比特； 寫入地址生成裝置，用於生成第一緩衝存儲器、第二緩衝存儲器、第三緩衝存儲器各自 的寫入地址；讀出地址生成裝置，用於根據預定交織規則生成第一緩衝存儲器、第二緩衝區存儲器、 第三緩衝存儲器各自的讀出地址；比特選擇裝置，用於根據第一緩衝存儲器的一個讀出地址讀取2η比特數據，或者根據 第二緩衝存儲器和第三緩衝存儲器的一個讀出地址分別讀取2"-1比特數據。
4.根據權利要求3所述的速率匹配裝置，其特徵在於，第一緩衝存儲器包括2n個輸入位寬為2n比特、輸出位寬為1比特的隨機存取存儲器； 第二緩衝存儲器、第三緩衝存儲器分別包括2114個輸入位寬為2n比特、輸出位寬為1比 特的隨機存取存儲器；所述寫入地址生成裝置在第一緩衝存儲器的寫入地址中採用η比特對其2"個隨機存 取存儲器進行尋址，在第二緩衝存儲器、第三緩衝存儲器的寫入地址中採用η-1比特分別 對其各自的2114個隨機存取存儲器進行尋址；所述比特選擇裝置用於根據第一緩衝存儲器的所述讀出地址分別從其2n個隨機存取 存儲器各讀取1比特數據，或者根據第二緩衝存儲器和第三緩衝存儲器的所述讀出地址分 別從各自的2114個隨機存取存儲器各讀取1比特數據。
5.根據權利要求3或4所述的速率匹配裝置，其特徵在於，η的取值為1至4之一。
6.根據權利要求3或4所述的速率匹配裝置，其特徵在於，所述速率匹配裝置還包括 第四緩衝存儲器，與第一緩衝存儲器形成桌球存取模式；第五緩衝存儲器，與第二緩衝存儲器形成桌球存取模式； 第六緩衝存儲器，與第三緩衝存儲器形成桌球存取模式。
7.根據權利要求3或4所述的速率匹配裝置，其特徵在於，所述速率匹配裝置還包括打 孔裝置，該打孔裝置包括預處理裝置，用於將比特選擇裝置讀取的2η比特數據中的無效比特置換到最高有效位 或最低有效位；以及2"位的寄存器，用於存儲經預處理後的2η比特數據中的有效比特，並當寄存器存滿後 輸出數據。
8.根據權利要求3至7中任一項所述的速率匹配裝置，其特徵在於，所述速率匹配裝置是由現場可編程門陣列實現的。
9.一種對包括一路系統比特流和兩路校驗比特流的Turbo編碼輸出信息塊進行速率 匹配的方法，包括以下步驟A.將系統比特流存儲到一個輸入位寬為2"比特的第一緩衝存儲器，將兩路校驗比特流 分別存儲到輸入位寬為2n比特的第二緩衝存儲器和第三緩衝存儲器，其中η為正整數；B.根據第一緩衝存儲器的一個讀出地址讀取2η比特數據，或者根據第二緩衝存儲器和 第三緩衝存儲器的一個讀出地址分別讀取2"-1比特數據。
10.根據權利要求9所述的方法，其特徵在於，第一緩衝存儲器包括2η個輸入位寬為2η比特、輸出位寬為1比特的隨機存取存儲器， 第二緩衝存儲器、第三緩衝存儲器分別包括2114個輸入位寬為2n比特、輸出位寬為1比特的 隨機存取存儲器；所述步驟A中，將數據寫入第一緩衝存儲器時在寫入地址中採用η比特對其2η個隨機 存取存儲器進行尋址，將數據寫入第二緩衝存儲器、第三緩衝存儲器時在寫入地址中採用 η-1比特分別對其各自的2114個隨機存取存儲器進行尋址；所述步驟B中，從第一緩衝存儲器讀取數據時，根據所述讀出地址分別從其2n個隨機 存取存儲器各讀取1比特數據；從第二緩衝存儲器和第三緩衝存儲器讀取數據時，根據所 述讀出地址分別從其各自的2114個隨機存取存儲器各讀取1比特數據。
11.根據權利要求9或10所述的方法，其特徵在於，η的取值為1至4之一。
12.根據權利要求9或10所述的方法，其特徵在於，還包括步驟Cl.對步驟B讀取的2η比特數據進行預處理，將其中的無效比特置換到最高有效位或 最低有效位；C2.將經預處理後的2η比特數據中的有效比特存入一個2η位的寄存器，並當寄存器存 滿後輸出數據。
13.一種用於信息塊交織的交織裝置，包括緩衝存儲器，其包括2a個輸入位寬為2b比特、輸出位寬為1比特的隨機存取存儲器；寫入地址生成裝置，用於順序生成所述緩衝存儲器的寫入地址，其所述寫入地址中包 括a比特用於對所述2a個隨機存取存儲器進行尋址；讀出地址生成裝置，用於根據預定交織規則生成所述2a個隨機存取存儲器的讀出地址；對於一個讀出地址分別從所述2a個隨機存取存儲器中各讀出1比特數據，其中a、b均 為正整數。
14.根據權利要求13所述的交織裝置，其特徵在於，所述預定交織規則包括列數為2的 整數次冪的交織矩陣。
15.根據權利要求14所述的交織矩陣，其特徵在於，b的取值為1至4之一，a的取值 小於或等於b。
全文摘要
本發明提供了通過多存儲器並行存取以提高基帶處理能力的方案，包括用於塊狀編碼的交織裝置、速率匹配方法及裝置。根據本發明的一個方面，提供了一種用於信息塊交織的交織裝置(9)，包括緩衝存儲器(10)，其包括2a個輸入位寬為2b比特、輸出位寬為1比特的隨機存取存儲器；寫入地址生成裝置(20)，用於順序生成所述緩衝存儲器的寫入地址，其中包括a比特用於對所述2a個隨機存取存儲器進行尋址；讀出地址生成裝置(30)，用於根據預定交織規則生成所述2a個隨機存取存儲器的讀出地址；對於一個讀出地址分別從所述2a個隨機存取存儲器中各讀出1比特數據，其中a、b均為正整數。使用本發明中的技術方案，可以大大地提高了速率匹配的數據通量。
文檔編號H04L12/56GK102098126SQ20091020115
公開日2011年6月15日 申請日期2009年12月15日 優先權日2009年12月15日
發明者曹崢, 慄安定, 王敬人, 胡豪, 陳寅健 申請人:上海貝爾股份有限公司