半導體裝置及用以製造電路的掩模的形成方法
2023-09-22 16:19:40 3
專利名稱：半導體裝置及用以製造電路的掩模的形成方法
技術領域：
本發明涉及集成電路掩模的設計，且特別涉及一種在掩模上設計圖案的 邏輯運算。
背景技術：
在集成電路的製造過程中，需用到許多光刻工藝來定義這些集成電路的 元件的圖案。這些光刻工藝通常包含在晶片上施用光致抗蝕劑；以掩模覆蓋 光致抗蝕劑，其中掩模上具有所需要的圖案；將光致抗蝕劑暴露於光下並顯 影形成光致抗蝕劑圖案。由於掩模上具有圖案，會有某些區域的光致抗蝕劑 暴露於光下，而其他區域的光致抗蝕劑則不會暴露於光下。然後將暴露(或 沒暴露)於光下的光致抗蝕劑移除，便可使掩模上的圖案轉移至光致抗蝕劑 上。
在集成電路中某些元件的圖案是以其他元件的設計為基礎所產生時，掩 模上圖案的設計經常會涉及邏輯運算。例如，電晶體的源極/漏極區的圖案可 用邏輯運算"DIFFUSE BOOLEAN NOT POLY"來形成，其意指源極/漏極 區是通過從擴散區扣除多晶矽區而產生的。
然而，傳統的邏輯運算遭遇到許多限制。例如，圖l舉例為PMOS晶體 管2及NMOS電晶體12兩個電晶體的布局(layout)，其中PMOS電晶體2 包含擴散區6及柵極多晶矽4， NMOS電晶體12包含擴散區16及柵極多晶 矽14。並通過各自對PMOS電晶體2及NMOS電晶體12進行邏輯運算而形 成應變接觸蝕刻停止層(stressed contact etch stop layer; stressed CESL)的圖 案。例如，以於一方向上維持有一固定距離AX及在另一方向上維持有一固 定距離AY的方式來擴張擴散區6及16。為了避免設計上的問題，在傳統邏 輯運算中，應變接觸停止層8及18彼此之間會有間隔以確保能夠遵守傳統 的設計規則。
PMOS裝置2及NMOS裝置12的效能是關係於應變接觸停止層8及18
5的大小。然而，在傳統的掩模設計中，即使有額外的空間可供應變接觸停止 層增大尺寸，應變接觸停止層的大小仍是固定的。因此，該裝置無法得到更 佳的效能。因此，業界需要的是一種新的邏輯運算方法。
發明內容
為了解決上述現有技術中存在的問題，本發明提供一種用以製造電路的 掩模的形成方法，包含提供一電路的設計，其中該電路包含一裝置；進行 一第一邏輯運算以決定一第一區域，該第一區域用來形成該裝置的一第一元 件；以及進行一第二邏輯運算以擴張該第一元件至一第二區域，該第二區域 大於該第一區域。
本發明也提供一種用以製造電路的掩模的形成方法，包含提供一電路 的設計，其中該電路包含一第一裝置及一第二裝置；進行一第一邏輯運算以 決定一第一區域，該第一區域用來形成該第一裝置的第一元件，及決定一第 二區域，該第二區域用來形成該第二裝置的第二元件，其中該第一區域鄰近 於該第二區域；決定使用該第一區域及該第二區域的該電路的一第一效能； 進行一第二邏輯運算以擴張該第一區域至一第三區域及擴張該第二區域至 一第四區域；決定使用該第三區域及該第四區域的該電路的一第二效能；比 較該第一效能及該第二效能以得到一比較結果；以及以該比較結果選擇以該 第一邏輯運算及該第二邏輯運算其中之一為基礎來形成該掩模；其中每個掩 模皆包含不透光的圖案及可透光的圖案。
本發明更提供一種用以製造電路的掩模的形成方法，包含提供一電路 的設計，其中該電路包含一PMOS裝置及一NMOS裝置；進行一邏輯運算 以產生該PMOS裝置的一第一應力層及該NOMS裝置的一第二應力層所需 的圖案，其中該第二應力層為矩形，且該第一應力層包含一凹口，且其中該 第二應力層延伸進入該凹口部分；以及製造包含該第一應力層及該第二應力 層的圖案的掩模。
本發明提供一種半導體裝置，包含 一基材；一PMOS電晶體，包含 一第一柵極位於該基材上； 一第一源極區鄰近於該第一柵極； 一第一漏極區 鄰近於該第一柵極，其中該第一源極區及該第一漏極區位於該第一柵極的相 對兩側；及一第一應力層位於該第一柵極、第一源極區、第一漏極區上，其中該第一應力層具有一壓縮應力(compressive stress)，且其中該第一應力 層包含一凹口，該第一應力的一部分為朝著凹口擠壓，且朝向該第一柵極方 向的擠壓相對於該第一應力層附近的擠壓較多而凹陷；以及一NMOS電晶體 鄰近於該PMOS電晶體，該NMOS電晶體包含 一第二柵極位於該基材上； 一第二源極區鄰近於該第二柵極； 一第二漏極區鄰近於該第二柵極，其中該 第二源極區及該第二漏極區位於該第二柵極的相對兩側；及一第二應力層位 於該第二柵極、第二源極區、第二漏極區上，其中該第二應力層具有一拉伸 應力(tensile stress)，且其中該第二應力層包含一部分延伸進入至該第一應 力層的凹口。
本發明實施例具有許多優異的特徵。首先，當進行效能察知邏輯運算之 後，可最佳化集成電路的效能結果。然而，欲達到此項效果，並不需要添加 任何製造步驟及不需利用到額外的晶片區域。事實上，由於在本發明實施例 中能夠妥善利用晶片區域，能讓晶片能夠被設計的更小。
為讓本發明的上述和其他目的、特徵、和優點能更明顯易懂，下文特舉 出優選實施例，並配合附圖，作詳細說明如下。
圖1為傳統用以進行邏輯運算一半導體結構的示意圖。 圖2A為本發明一實施例的PMOS電晶體及該PMOS電晶體的應力層可 能具有的圖案。
圖2B為本發明一實施例的PMOS電晶體的應力層尺寸與效能的關係圖。
圖3A為本發明一實施例的PMOS電晶體與一鄰近的NMOS電晶體及在 該PMOS電晶體與PMOS電晶體上的應力層的俯視圖。
圖3B為本發明一實施例的PMOS電晶體效能、NMOS電晶體效能及總 效能與應力層尺寸的關係圖。
圖4為本發明一實施例的工作流程圖。
圖5A為本發明一實施例的半導體結構的俯視圖。
圖5B為本發明一實施例的半導體結構的剖面圖。
圖6為本發明一實施例的一晶片中不同的電晶體上伴隨有不同的應力層 的俯視圖。
7上述附圖中的附圖標記說明如下
2、 20 PMOS電晶體
4、 14、 24、 34-柵極電極
6、 16、 22、 32~擴散區
8、 18-應變蝕刻停止層
12、 30 NMOS電晶體
40 層間介電層 42 N型阱區
44 淺溝槽隔離
50 第一電晶體 52 第一電晶體的應力層 60 第二電晶體 62 第二電晶體的應力層 64~禁止區
Sl、 S2、 S3 PMOS柵極電極至應力層邊緣的距離 SP/SP1、 SP/SP2、 SP/SP3 PMOS電晶體的應力層 SN/SN1、 SN/SN2、 SN/SN3 NMOS電晶體的應力層
具體實施例方式
邏輯運算廣泛用於晶片廠以生產掩模來製造集成電路。提供給晶片廠的 集成電路的設計通常是圖形數據系統(graphic data system)文件，其通常是 二進位格式。晶片廠依照這些存儲在設計資料庫(design database)的設計原 則來生產掩模。這些設計規則可包含設計限制文件(design constraint file)， 其可指定集成電路的需求並且規範集成電路不能違反的設計規則。然後可用 此集成電路的設計來生產一套掩模以定義集成電路中元件的圖案。此掩模通 常包括可使光刻工藝的光通過的透光部分及可阻擋光線的不透光部分。
在下列討論中，將以PMOS及NMOS裝置的應變蝕刻停止層(CESL) 為例來闡述本發明的概念。然而，本發明所述的概念也可應用於其他元件的 掩模設計。
圖2A顯示為PMOS電晶體20的布局(俯視圖)。PMOS電晶體包含擴 散區22 (也可稱為有源區)及位於擴散區22上的柵極電極24 (也可稱為柵 極多晶矽)。例如為接觸蝕刻停止層(CESL) SP (顯示為SP1、 SP2、 SP3) 的應力層形成在擴散區22及柵極電極24上。如本領域的普通技術人員所熟
8知，PMOS電晶體相對的應力層優選施加壓縮應力至PMOS電晶體的溝道區， 所以可增加PMOS電晶體的驅動電流。目前已知驅動電流的增加會與對溝道 區施加的應力相關，因此也與應力層SP的大小相關。例如，圖2B顯示為 PMOS裝置效能表現的關係圖。X軸代表柵極電極24與應力層SP邊緣的距 離S，其中距離S即可反映出應力層SP的大小。Y軸代表PMOS電晶體的 效能，可用例如測量驅動電流(飽和電流)來進行測量。值得注意的是，當 距離S由S1增至S2至S3時，驅動電流也會隨之增加。當距離S繼續增加 時，最後驅動電流會達到飽和狀態。
圖3A舉例為PMOS電晶體20與NMOS電晶體30彼此互相緊鄰的俯視 圖。NMOS電晶體30的應力層SN具有可能的圖案SN1、 SN2及SN3。圖 3B顯示為PMOS電晶體20及NMOS電晶體30的效能與距離S所呈現的關 系圖，其中距離S為柵極電極24至應力層SP之間的距離。由圖3B可得知， 固定應力層SN的大小為SN1並測量PMOS電晶體及NMOS電晶體30兩者 的效能(驅動電流)時，可注意到PMOS電晶體20的驅動電流會隨著應力 層SP的尺寸增大跟著增加，但NMOS電晶體30的驅動電流卻會跟著減少。 總體效能，也即NMOS電晶體及NMOS電晶體的驅動電流的總和，在距離 增加至某一點時為頂峰(大概在距離S2附近)，然後再隨著距離增加而下 降。因而由圖3A及圖3B可導出結論為通過精心設計應力層SN及SP的尺 寸可最佳化PMOS電晶體20及NMOS電晶體30的總體效能。
本發明提供了根據圖2A至圖3B所討論的實施例，並對本發明實施例所 用的工藝作討論。圖4顯示為一簡易工作流程圖。在此工作流程圖中，此掩 模的設計包含邏輯運算，需考慮到工藝限制(process constraints)(如方框 102)及電路/裝置特性(如方框106)。在此情況下，工藝限制可包含裝置 至少需要的設備，像是PMOS及NMOS電晶體所需的最小驅動電流、最小 速度或其類似條件。電路/裝置特性(如方框106)可包含會影響裝置效能的 布局規範(layout specification)，像是柵極長度、柵極寬度，和/或類似條件。 在之後的模擬會使用到模擬電路/裝置特性以決定集成電路的效能。可將增量 邏輯運算(incremental logic operations)禾口/或優先邏車葺運算(prioritized logic operations) —並結合作整合邏輯運算(LOP)，並於隨後進行此整合邏輯運 算以決定掩模的圖案(包含尺寸)，如方框104。然而，這些圖案僅為暫時的圖案主體，需要在隨後循環的邏輯運算中作進一步修飾，因此不是作為真
實的(實體)的掩模。然後，再進行效能檢査及健全性檢查(sanitycheck) 決定集成電路是否已經最佳化，或者是否會在進行邏輯運算時已違反了設計 原則。
當效能還未最佳化或未通過健全性檢査時，則仍需修正圖案並進行新的 效能測試及健全性檢查，如箭頭112。因此，邏輯運算可包含一或多次的循 環。當效能已大體上最佳化且順利通過健全性檢査時，此經由邏輯運算得到 的圖案即可用於實體的掩模，如方框no。
回到圖3A，並以使用應力層SP及SN的設計為例，在第一循環中，應 力層SP及SN的尺寸各自為SP1及SN1。接著，進行效能測試及健全性檢 查。效能測試可為經由運行集成電路模擬程序(simulation program with integrated circuit emphasis; SPICE)決定PMOS電晶體20、 NMOS電晶體30 的效能及總體效能，其只需簡單的測量加入PMOS電晶體20及NMOS晶體 管30的驅動電流，或使用其他準則來測量。整體效能的決定也需考慮到其 他因素，例如PMOS及NMOS電晶體的驅動電流之間的平衡。而這些效能 的數據皆會被存儲下來。
健全性檢査包含檢查應力層SP1及SN1是否有延伸進入不允許進入的禁 止區域。假如順利通過健全性檢查通過，將進行下一次的循環。然而，假如 未通過健全性檢查，將以在之前循環所得到的應力層SP及SN的圖案取代此 次循環得到的圖案來在採用於掩模上。
在下一次的循環中(第二循環)，應力層SP及SN的尺寸各自增大為 SP2及SN2。接著，進行另一次的效能測試，例如使用SPICE模擬。如此次 的效能測試結果優於之前獲得的效能數據，會接著進行健全性檢査。否則， 將會使用之前循環產生包括應力層SP1及SN1的圖案來形成掩模。此外，如 未通過健全性檢查，即使此次循環的效能數據較前次循環優異，仍會在掩模 上使用之前循環產生包括應力層SP1及SN1的圖案。另一方面，如果效能測 試優於前一次且順利通過健全性檢查，則此第二循環所得到的數據將會存儲 下來並進一步進行第三循環，其將更進一步擴張應力層尺寸至SP3及SN3。 循環將會持續進行至以得到最佳化的效能，且應力層SP及SN各自的圖案也 可順利通過健全性檢查。根據上述的討論，此方法即可適用於圖3B中。由圖3B可得知應力層的 設計如何具有最佳化總體效能，例如為距離S接近於距離S2時。
在一實施例中，當進行循環時，每次循環的應力層SP及SN的尺寸都會 較之前的循環增大。在另一實施例中，應力層SP及SN中只有其中之一的尺 寸會增大，而剩餘的另一個的應力層的尺寸為固定的。再者，可以以晶片為 基礎擴張應力層SP及SN的尺寸，則所有在晶片上PMOS電晶體(或是PMOS 電晶體)的應力層都可以進行擴張。然而，也可以以電路為基礎來擴張應力 層SP及SN的尺寸，其中只有某些電路中的PMOS電晶體(或NMOS晶體 管)可以進行擴張，其他電路的PMOS電晶體(或NMOS) 0電晶體尺寸仍 是固定的。此外，也可以定製化設定如何擴張。例如，對於PMOS電晶體來 說，可同時在溝道窄邊方向(圖3A中的垂直方向)及溝道長邊方向(圖3A 中的水平方向)擴張，但對於MNOS來說，僅能在溝道長度的方向進行擴張。
對每個循環結果都進行SPICE模擬，會明顯地導致邏輯運算的周期時間 大幅增力卩。因此，可進行靈敏度察知概算(sensitivity-aware approximation) 來減少達到最佳化總體效能所需進行循環的次數。例如，在圖3B中的區域1 中，效能的增加大體上會與距離S的增加呈線性關係。因此，當對距離S4 及S5進行模擬時，在其之間的距離為AS而驅動電流的差異為AI。然後電 流增加量AI'即可由(ASVAS) *AI推算出來，其中電流增加量AI'即為距 離S5及S6之間的電流的差異。NMOS電晶體20及總體效能也可用類似的 方法作推算。因此，不需要再對距離S6再進行模擬。使用此線性近似的方 法，即可顯著地降低所需模擬的數目。
另外由圖3A可以發現，如應力層SP及SN同時擴張，最後會彼此互相 接觸，因而會產生衝突。而這種衝突可以經由設定優先權來解決。例如，可 設定NMOS電晶體的應力層SN的優先權高於PMOS電晶體的應力層SP。 可使用兩次逼近(approaches)中的其中一個來進行其各自的邏輯運算。在 第一次逼近中，NMOS電晶體30的應力層SN首先覆蓋其需要的晶片區域。 然後PMOS電晶體20的應力層SP才覆蓋其所需要的晶片區域，但不能覆蓋 己被應力層SN覆蓋的區域。其最終產生的結構顯示於圖5A。在第二次逼近 中，當應力層SN擴張時，PMOS電晶體20的應力層SP不會朝著NMOS晶 體管30擴張。在其他次逼近中，當應力層SN朝著應力層SP方向擴張時，PMOS電晶體20的應力層SP可沿著NMOS電晶體30接近的方向凹陷。
圖5A舉例為應力層SP朝著柵極窄邊的方向擴張而覆蓋了區域III。另 一方面，NMOS裝置可擴張至區域IV。借著應力層SP及SN僅朝著選定的 方向擴張(在循環過程中)進入未使用的區域，可望改善集成電路的效能並 避免衝突產生。值得注意的是，可進行多次可能的逼近來擴張應力層SP及 SN，這也是本發明的概念之一。例如，應力層SP及SN可在每次循環中只 朝一個或兩個方向擴張，持續進行多次循環時，擴張的方向可以順時鐘方向 或逆時鐘方向旋轉。
而在圖5A中顯示的掩模圖案及布局，也可在不經重複的循環下形成。 在一實施例中，在應力層SP及SN的尺寸明顯大於傳統設計的情況下，可進 行單一步驟的邏輯運算。但其顯然地會造成衝突，故可用前述的設定優先權 的方式來解決。當應力層SN的優先權較應力層SP高時，即可用單一步驟的 邏輯運算來獲得於圖5A中顯示的圖案。圖5B顯示為圖5A中的半導體結構 的剖面圖，其中剖面圖的剖面是沿著5B-5B的剖面線延伸的平面。
在前述的段落中也提到，本發明也可對除了應力層的其他元件進行邏輯 運算。例如，形成在N型阱區的PMOS電晶體，PMOS電晶體的效能會受 到N型阱區尺寸的影響。如使用本發明的方法可提供N型阱區具有最佳化 的尺寸。
在本發明實施例中，皆可自訂集成電路的元件的圖案。例如在圖6中， 在同一晶片上的第一電晶體50的應力層52已作最佳化處理，或由於第二晶 體管60的應力層62過於靠近或鄰近於禁止區64，可作部分的最佳化。
本發明實施例具有許多優異的特徵。首先，當進行效能察知邏輯運算 (performance-aware logic operations)之後，可最佳化集成電路的效能結果。 然而，欲達到此項效果，並不需要添加任何製造步驟及不需利用到額外的芯 片區域。事實上，由於在本發明實施例中能夠妥善利用晶片區域，能讓晶片 能夠被設計的更小。
雖然本發明已以數個優選實施例公開如上，然其並非用以限定本發明， 任何所屬技術領域中的普通技術人員，在不脫離本發明的精神和範圍內，當 可作任意的更動與潤飾，因此本發明的保護範圍當視所附的權利要求所界定 的範圍為準。
權利要求
1.一種用以製造電路的掩模的形成方法，包含提供一電路的設計，其中該電路包含一裝置；進行一第一邏輯運算以決定一第一區域，該第一區域用來形成該裝置的一第一元件；以及進行一第二邏輯運算以擴張該第一元件至一第二區域，該第二區域大於該第一區域。
2. 如權利要求1所述的用以製造電路的掩模的形成方法，還包含 在每次進行該第一邏輯運算及該第二邏輯運算的步驟之後，進行該裝置的效能評估以選擇該第一區域及該第二區域中效能較佳的區域；以及形成一用以形成該第一元件的掩模，其中該掩模包含該第一區域及第二 區域中該效能較佳的區域的圖案。
3. 如權利要求1所述的用以製造電路的掩模的形成方法，還包含在每次 進行該第一邏輯運算及該第二邏輯運算的步驟之後，在該電路上進行一健全 性檢查。
4. 如權利要求1所述的用以製造電路的掩模的形成方法，還包含在每次進行該第一邏輯運算及該第二邏輯運算的步驟之後，進行一靈敏度察知概算 以決定該第二區域對該第一區域的擴張比例。
5. 如權利要求1所述的用以製造電路的掩模的形成方法，其中在進行該第一邏輯運算的步驟之後，還包含決定一第三區域以在電路中形成一額外裝置的一第二元件；以及其中該第二邏輯的步驟，還包含該第二元件從該第三區域擴張至一第四 區域，該第四區域大於該第三區域。
6. 如權利要求5所述的用以製造電路的掩模的形成方法，其中該第一元 件的優先權較第二元件低，其中在進行第二邏輯運算之後，該第四區域包含 一部分延伸進入該第二區域的一凹口 。
7. 如權利要求6所述的用以製造電路的掩模的形成方法，其中該裝置及 該額外裝置各自為一 PMOS電晶體及一 NMOS電晶體，且其中該第一元件 為該PMOS裝置的一壓縮應力層及該第二元件為該NMOS裝置的一拉伸應 力層。
8. —種用以製造電路的掩模的形成方法，包含 提供一電路的設計，其中該電路包含一第一裝置及一第二裝置； 進行一第一邏輯運算以決定一第一區域，該第一區域用來形成該第一裝置的第一元件，及決定一第二區域，該第二區域用來形成該第二裝置的第二元件，其中該第一區域鄰近於該第二區域；決定使用該第一區域及該第二區域的該電路的一第一效能； 進行一第二邏輯運算以擴張該第一區域至一第三區域及擴張該第二區域至一第四區域；決定使用該第三區域及該第四區域的該電路的一第二效能； 比較該第一效能及該第二效能以得到一比較結果；以及 以該比較結果選擇以該第一邏輯運算及該第二邏輯運算其中之一為基礎來形成該掩模；其中每個掩模皆包含不透光的圖案及可透光的圖案。
9. 如權利要求8所述的用以製造電路的掩模的形成方法，其中進行該第 二邏輯運算的步驟包含從該第一元件及該第二元件中選擇一優選的元件及確定優先權； 擴張該優選的元件；以及擴張該第一元件及該第二元件中剩餘的一元件，其中該第一元件及該第 二元件中剩餘的元件不會覆蓋該優選元件所覆蓋的晶片區域。
10. 如權利要求8所述的用以製造電路的掩模的形成方法，其中該第四區 域為矩形，及該第三區域具有一凹口部分，且其中該第四區域延伸進入該凹 口部分。
11. 如權利要求8所述的用以製造電路的掩模的形成方法，其中在進行該 第二邏輯運算的步驟中，該第三區域僅在與連接至該第一區域及該第二區域 的軸心垂直的方向上擴張至該第一區域上，且其中該第四區域朝著遠離該第 一區域方向擴張至該第二區域上。
12. —種用以製造電路的掩模的形成方法，包含提供一該電路的設計，其中該電路包含一PMOS裝置及一NMOS裝置； 進行一邏輯運算以產生該PMOS裝置的一第-一應力層及該NOMS裝置 的一第二應力層所需的圖案，其中該第二應力層為矩形，且該第一應力層包 含一凹口，且其中該第二應力層延伸進入該凹口部分；以及製造包含該第一應力層及該第二應力層的圖案的掩模。
13. 如權利要求12所述的用以製造電路的掩模的形成方法，其中在製造 該掩模的步驟的前僅對該第一應力層及該第二應力層進行一單一的邏輯運 算。
14. 如權利要求12所述的用以製造電路的掩模的形成方法，還包含在進 行該邏輯運算的步驟之前對該第一應力層及該第二應力層進行一額外的邏 輯運算，其中該第一應力層及該第二應力層至少其一的由該額外的邏輯運算 所產生的額外的圖案小於由對該第一應力層及第二應力層的進行該邏輯運 算所產生的對應的圖案。
15. —種半導體裝置，包含 一基材；一PMOS電晶體，包含一第一柵極位於該基材上； 一第一源極區鄰近於該第一柵極；一第一漏極區鄰近於該第一柵極，其中該第一源極區及該第一漏極 區位於該第一柵極的相對兩側；及一第一應力層位於該第一柵極、第一源極區、第一漏極區上，其中 該第一應力層具有一壓縮應力，且其中該第一應力層包含一凹口，該第一應 力的一部分為朝著凹口擠壓，且朝向該第一柵極方向的擠壓相對於該第一應 力層附近的擠壓較多而凹陷；以及一NMOS電晶體鄰近於該PMOS電晶體，該NMOS電晶體，包含一第二柵極位於該基材上；一第二源極區鄰近於該第二柵極；一第二漏極區鄰近於該第二柵極，其中該第二源極及該第二漏極區 位於該第二柵極的相對兩側；及一第二應力層位於該第二柵極、第二源極區、第二漏極區上，其中 該第二應力層具有一拉伸應力，且其中該第二應力層包含一部分延伸進入至 該第一應力層的凹口。
全文摘要
本發明提供一種半導體裝置及用以製造電路的掩模的形成方法，該方法包含提供一該電路的設計，其中該電路包含一裝置；進行一第一邏輯運算來決定一第一區域來形成該裝置的一第一元件；以及進行一第二邏輯運算來擴張該第一元件大於該第一區域而擴張至一第二區域。該第二區域的圖案可用於形成該掩模。本發明實施例具有許多優異的特徵。首先，當進行效能察知邏輯運算之後，可最佳化集成電路的效能結果。然而，欲達到此項效果，並不需要添加任何製造步驟及不需利用到額外的晶片區域。事實上，由於在本發明實施例中能夠妥善利用晶片區域，能讓晶片被設計的更小。
文檔編號G06F17/50GK101539962SQ200910126290
公開日2009年9月23日 申請日期2009年3月11日 優先權日2008年3月13日
發明者莊堯仁, 張廣興, 林仲德, 王彥森, 魯立忠 申請人:臺灣積體電路製造股份有限公司