電熔絲結構及其使用方法

2023-09-22 04:49:55 1

電熔絲結構及其使用方法
【專利摘要】本發明提供一種電熔絲結構及其使用方法。其中，電熔絲結構包括：導電層以及導電層下方的多晶矽層；所述多晶矽層包括摻雜有P型離子的第一區域和摻雜有N型離子的第二區域，所述第一區域與第二區域相鄰設置，且導電層的陰極投影位於所述第一區域內，陽極投影位於所述第二區域內。上述技術方案中，所述多晶矽層相當於一個PN結。使用時，所述多晶矽層的第一區域連接電源負極，而第二區域連接電源正極。信息寫入階段，短時間的較小電壓便可熔斷導電層，增加導電層電阻；而在所述導電層熔斷後的信息讀取階段，1V左右電壓未達到PN結的反向擊穿電壓，從而在信息讀取階段，多晶矽層均保持強大的電阻狀態，進而確保信息讀取的穩定性。
【專利說明】電熔絲結構及其使用方法

【技術領域】
[0001] 本發明涉及半導體製備領域，尤其是涉及一種電熔絲結構及其使用方法。

【背景技術】
[0002] 在集成電路領域，電熔絲（Fuse)是指在集成電路中電阻可以發生大幅度改變（由 低阻態向高阻態改變）或者可以熔斷的連接線。
[0003] 電熔絲主要用途包括：（1)用於啟動冗餘電路來替代在同晶片上有缺陷的電路， 從而有效提高製程良率。該種用途中，電熔絲連接集成電路中的冗餘電路，一旦檢測發現集 成電路具有缺陷，就利用電熔絲修復或者取代有缺陷的電路；（2)用於集成電路程序化功 能。實現該種功能時先將金屬互聯、器件陣列以及程序化電路（包括電熔絲器件）在晶片上 加工好，然後由外部進行數據輸入即程序化來將標準晶片製作成獨特的各式晶片。電熔絲 在集成電路程序化功能可大大節約晶片研發和製作成本，因而大量應用在可編程只讀存儲 器（ProgrammableReadOnlyMemory,PR0M)上。在集成電路程序化過程中，通過較高電壓 熔斷電熔絲產生斷路來完成信息1的寫入，而未斷開的電熔絲保持連接狀態，即為狀態0。
[0004] 如圖1所示，現有的電熔絲結構形成在半導體襯底中的淺溝槽隔離結構（STI)IOO 上，電熔絲結構包括用金屬（鋁、銅等）或矽製成的導電層105。所述導電層105包括陽極 101和陰極103,以及位於陽極101和陰極103之間與兩者相連接的細條狀的電熔絲102。 所述陽極101和陰極103表面具有導電插塞104。使用時，向電熔絲結構施加3. 3?5.OV 的高壓，在陽極101和陰極103通過較大的瞬間電流，是電熔絲102產生熱能，以改變大幅 度提高電熔絲102的電阻或直接將電熔絲102熔斷。其中，如果電熔絲102被熔斷，電熔絲 102未被熔斷的狀態下，電熔絲結構處為低阻態(如電阻為R)，當電熔絲102被熔斷後的狀 態下，電熔絲結構處為高阻態(如電阻為無窮大)。
[0005] 為了提高電熔絲結構與集成電路製造的兼容性，電熔絲結構還包括設置於所述導 電層105下方的一層厚度為2000人以上的摻雜的多晶矽層106。然實際使用過程中，往往 會基於所述多晶矽層106的電阻不夠大，而致使導電層105的電熔絲熔斷後，通過多晶矽層 的電流導致電熔絲結構陰陽極導通的現象，從而致使電熔絲結構的電阻無法達標。
[0006] 尤其是隨著集成電路集成度不斷增加，在集成電路中的器件尺寸不斷減小後，施 加於電熔絲結構的電壓也隨之降低。如在集成電路的CD製程小於40nm後，施加於電熔絲 結構的電壓一般僅為1. 5?2. 5V，不然會損傷集成電路中其他器件。然而，在較低的電壓 下，發現多晶矽層106的電阻越發減小，以致使得電熔絲結構陰陽極導通，電熔絲結構幾近 失效。如在電路編程過程中，電熔絲結構的電阻一旦無法滿足要求，造成信息寫入和讀取不 穩定。
[0007] 為此，在電熔絲熔斷後，如何保證電熔絲結構的電阻，阻止電熔絲結構陰陽極間導 通是本領域技術人員亟需解決的問題。


【發明內容】

[0008] 本發明解決的問題是提供一種電熔絲結構及其使用方法，相比於現有的電熔絲結 構，所述電熔絲結構即使在較小的電壓下，較短的通電時間段內，也可實現電熔絲迅速熔 斷，並確保熔斷後的電熔絲的電阻足夠大以實現電熔絲陰極和陽極電隔離。
[0009] 為解決上述問題，所述的電熔絲結構，包括：
[0010] 位於半導體襯底上的多晶矽層；
[0011] 位於所述多晶矽層上的導電層，所述導電層的兩端部分別為陰極和陽極；
[0012] 所述多晶矽層包括摻雜有P型離子的第一區域和摻雜有N型離子的第二區域，所 述第一區域與第二區域相鄰設置，且導電層的陰極投影位於所述第一區域內，陽極投影位 於所述第二區域內。
[0013] 可選地，所述第一區域的P型離子濃度和第二區域的N型離子的摻雜劑量為 I. 0XIO1Vcm2 ?I. 0X1015/cm2。
[0014] 可選地，所述第一區域的P型離子濃度和第二區域的N型離子濃度為IO19?IO21/ cm3。
[0015] 可選地，所述P型離子為B，所述N型離子為As或P。
[0016] 可選地，所述導電層還包括位於陰極和陽極之間的中間段，所述陰極和陽極的寬 度大於所述中間段的寬度。
[0017] 可選地，所述中間段的寬度為28?45nm，所述陰極和陽極的寬度為0. 1? 0· 5μm〇
[0018] 可選地，所述導電層為金屬娃化物層。
[0019] 可選地，所述導電層厚度為200?300人。
[0020] 可選地，所述多晶矽層的厚度為500?丨000人。
[0021] 本發明還提供了一種上述電熔絲結構的使用方法，包括：
[0022] 所述電熔絲結構的第一區域連接電源負極；
[0023] 所述電熔絲結構的第二區域連接電源正極；
[0024] 向所述電熔絲結構施加脈衝電壓，熔斷所述電熔絲，以寫入信息；
[0025] 向所述電熔絲結構施加工作電壓，以讀取所寫入的信息。
[0026] 可選地，所述脈衝電壓為1. 5?2. 5V。
[0027] 可選地，持續施加所述脈衝電壓的時間小於10秒。
[0028] 與現有技術相比，本發明的技術方案具有以下優點：
[0029] 電熔絲結構的多晶矽層中，所述多晶矽層包括摻雜有P型離子的第一區域和摻雜 有N型離子的第二區域，所述第一區域與第二區域相鄰設置，且導電層的陰極投影位於所 述第一區域內，陽極投影位於所述第二區域內。上述技術方案中，所述多晶矽層相當於一個 PN結。在後續使用過程中，摻雜有P型離子的第一區域連接電源的負極、摻雜有N型離子的 第二區域連接電源的正極。因此，在信息寫入階段，向所述電熔絲結構施加電壓後，所述導 電層由電流產生熱量，出現EM效應，致使導電層迅速耗盡而實現熔斷；而多晶矽層中在由 導電層所傳遞來的熱量作用下，基於載流子本徵激發作用，PN結的電流阻擋失效，從而確保 信息寫入流程順利進行；
[0030] 而在信息讀取階段中，基於導電層已熔斷，具有高電阻；且向電熔絲施加較小電壓 (至多IV)，不足以使得PN結出現反擊穿現象，具有PN結結構的多晶矽層具有很高的電阻 (一般情況下，不足10V，不足以使得PN結出現反擊穿現象)。從而使得上述電熔絲結構始終 保護高電阻狀態，確保信息讀取穩定性。

【專利附圖】

【附圖說明】
[0031] 圖1是現有的電熔絲結構的示意圖；
[0032] 圖2a和2b是本發明的一個實施例電熔絲結構的示意圖；
[0033] 圖3a至圖6是本發明的一個實施例電熔絲結構的製備過程示意圖；
[0034] 圖7是PN結的電壓-電流特性圖。

【具體實施方式】
[0035] 正如【背景技術】所述，隨著集成電路集成的增加，集成電路的器件尺寸也相應減小， 為了確保集成電路中的器件不受損傷，施加於集成電路的器件的工作電壓也相應減小。如 在電路編程過程中，用於熔斷電熔絲結構的電壓由原先的3. 3V?5.OV減小到I. 5V? 2. 5V。
[0036] 然而現有的電熔絲在上述電壓下，即使導電層熔斷後，也無法持續穩定的高電阻 狀態，從而降低了後續信息讀取的可靠性。
[0037] 分析其原因，原先較大CD製程的集成電路中，可向電熔絲結構施加時間足夠長的 3. 3V?5.OV的脈衝電壓，以熔斷電熔絲。但隨著集成電路的器件尺寸的縮小，現有的電熔 絲結構是利用電致遷移（ElectronMigration,簡稱EM)效應耗盡導電層材料來產生斷路 的。電致遷移效應是經由溫度和電子撞擊（ElectronWind)的加乘效應所造成的金屬離子 的移動。繼續參考圖1所示，在向電熔絲結構施加足量的脈衝電壓後，導電層105迅速升溫 (但不會到達導電層採用的材質的熔點)，導電層105出現EM現象，最終致使導電層熔斷。期 間導電層產生的高溫傳遞至多晶矽層106,使得多晶矽層106中的摻雜離子基於高溫發生 EM現象，由電熔絲結構的一端移向另一段，致使電熔絲102中摻雜離子耗盡，從而提高多晶 娃層的電阻。
[0038] 然而，多晶矽層106厚度較大，且相較於導電層105其導電性較差，所以多晶矽層 106需要較長的加熱時間以完成多晶矽層106中的摻雜離子徹底完成EM以致多晶矽層106 中的摻雜離子"耗盡"。基於向電熔絲結構所施加的脈衝電壓數值降低，而減小後的電壓數 值無法產生足夠的熱量致使多晶矽層106中的摻雜離子"耗盡"，以提高多晶層的電阻。因 而，即使導電層熔斷，多晶矽層依然保持電熔絲的陰極和陽極之間的電導通。
[0039] 此外，基於用戶對於集成電路響應速度的追求，持續向電熔絲結構施加脈衝電壓 時間一再縮短，因而更增添了多晶矽層106中摻雜離子徹底完成EM的難度。當多晶矽層 106中的摻雜離子無法徹底耗盡，僅在多晶矽層106中形成了一個摻雜離子的濃度梯度，無 法使多晶矽層106中產生足夠大的電阻，以阻斷電熔絲結構的陽極101和陰極103間電導 通。如在集成電路程序化過程中，電熔絲結構陰陽極間的電導通直接降低了集成電路信息 寫入後，信息讀取的可靠性。
[0040] 為此，本發明提供了一種電熔絲結構及其使用方法。本發明提供的電熔絲結構包 括導電層以及導電層下方的多晶矽層。所述多晶矽層包括摻雜有P型離子的第一區域和摻 雜有N型離子的第二區域，所述第一區域和第二區域相鄰，且導電層的陰極投影位於所述 第一區域內，陽極投影位於所述第二區域內。使用時，所述第一區域和第二區域形成一個PN 結。
[0041] 如在集成電路程序化過程中，所述多晶矽層的第一區域連接電源負極，而第二區 域連接電源正極。所述多晶矽層相當於一個反向連接的PN結。常溫下，在信息寫入階段， 短時間的較小電壓便可熔斷導電層，增加導電層電阻；而在所述導電層熔斷後的信息讀取 階段，IV左右的工作電壓未達到PN結的反向擊穿電壓，從而在信息讀取階段，多晶矽層均 保持強大的電阻狀態，進而確保信息讀取的穩定性。
[0042] 為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明 的具體實施例做詳細的說明。
[0043] 參考圖2a和圖2b所示，其中，圖2b是圖2a中沿A-A向的剖面結構示意圖。本實 施例提供的一種電熔絲結構，包括：半導體襯底100 ;由下至上依此堆疊於所述半導體襯底 100上的絕緣層110、多晶矽層和導電層。
[0044] 所述半導體襯底100可為矽襯底，也可以是鍺、鍺矽、砷化鎵襯底或絕緣體上矽襯 底，常見的半導體襯底均可作為本實施例中的半導體襯底。
[0045] 所述絕緣層可選為MeOx，鋯、鉿、鋁、鑭、鍶、鈦、矽及其組合以及氧化物和氮化物， 或是AL203、BST、TaO2和HfO2等高K介質層，其並不限定本發明的保護範圍。
[0046] 本實施例中，所述多晶矽層包括相鄰設置的第一區域121和第二區域122兩部分。 其中，所述第一區域121摻雜有P型離子，第二區域122摻雜有N型離子。
[0047] 結合參考圖3a和圖3b所示，其中，所述圖3b是圖3a中沿A-A向的剖面結構示意 圖。所述摻雜有離子的多晶矽層的形成過程包括：
[0048] 在所述半導體襯底100上形成所述絕緣層110後，在所述絕緣層110上方形成一 層多晶娃層120 ;
[0049] 之後，可在所述多晶矽層120上形成掩膜層（圖中未顯示)，並在圖案化所述掩膜層 後，以掩膜層為掩膜刻蝕所述多晶矽層形成預定的結構。
[0050] 參考圖3a所示，本實施例中，所述多晶矽呈120的結構與後續所要形成的導電層 的結構相匹配。所述多晶矽層120沿A-A向，呈兩頭寬大，中間細小的結構。
[0051] 具體地，本實施例中，所述多晶矽層120包括沿A-A向，位於兩頭的端部123和 124,以及位於端部123和124之間的中間部125,所述端部123和124的寬度為28?45nm， 中間部125的寬度為0. 1?0. 5μm。
[0052] 本實施例中，所述多晶矽層的厚度為500?丨000人,其形成工藝可選為CVD(化學 氣相沉積法)。
[0053] 接著參考圖4a和4b所示。其中，所述圖4b是圖4a中沿A-A向的剖面結構示意 圖。
[0054] 沿A-A方向，將一半的所述多晶矽層120上方覆蓋一層光刻膠層151。其過程包括 可先在所述多晶矽層120上方覆蓋一層光刻膠層（圖中未顯示)，之後採用曝光顯影技術去 除部分光刻膠層，保留如圖4a和圖4b所示的部分光刻膠層151，其過程為本領域技術人員 熟知技術，在此不再贅述。
[0055] 本實施例中，定義被所述光刻膠層151覆蓋的部分多晶矽層為第一區域121，而裸 露的部分多晶矽層為第二區域122。以所述光刻膠層151為掩膜，向所述第二區域122內注 入N型離子，所述N型離子包括As，P等。具體工藝可包括：
[0056] 在形成所述光刻膠層151後，以5KeV?20KeV的離子注入能量向所述第二區域 122內注入劑量為I. 0xl013/cm2?I. OxlO1Vcm2的As，P等N型離子。
[0057] 然後參考圖5a和5b所示，其中，所述圖5b是圖5a中沿A-A向的剖面結構示意圖。
[0058] 去除所述光刻膠層151後，在所述第二區域122上方形成另一層光刻膠層152,並 以所述光刻膠層152為掩膜，向裸露的所述第一區域121內注入B等P型離子。所述光刻 膠層152的形成工藝與所述光刻膠層151的形成工藝相近，在此不再贅述。
[0059] 具體地，本實施例中，向所述第一區域121內摻雜P型離子的過程可包括：以 IKeV?5KeV的離子注入能量向所述第一區域121內注入劑量為I. OxlO1Vcm2?I. OxlO15/ cm2的B等N型離子。
[0060] 在完成所述第一區域121和第二區域122的離子注入工序後，採用退火工藝激活 所述第一區域121中的P型離子，以及第二區域122中的N型離子。所述第一區域121中 的P型離子濃度和第二區域122中的N型離子濃度為IO19?1021/cm3。
[0061] 經上述工藝後，所述第一區域121和第二區域122形成一個PN結。
[0062] 繼續參考圖2a和2b所示。在所述多晶矽層上方形成導電層。所述導電層可以是， 如Cu、Al等金屬層，也可以是摻雜有金屬離子的金屬矽化物層。
[0063] 本實施例中，所述導電層為金屬娃化物層。
[0064] 參考圖6所示，本實施例中，所述導電層的厚度為2〇(K300人。所述導電層的具體 形成方法可包括：先採用PVD(物理氣相沉積)，向所述多晶矽層上沉積Ni、Co、Pt等金屬離 子，形成金屬離子層130 ;之後在205°C?500°C，進行退火工藝，使得所述Ni、Co、Pt等金屬 離子與多晶矽層120反應，在所述多晶矽層120表層形成金屬矽化物層。
[0065] 繼續參考圖2a和2b所示，本實施例中，所述導電層的結構與所述多晶矽層的結 構相匹配，沿A-A方向，所述導電層呈兩頭寬大，中間細小的結構。所述導電層沿長度方向 包括：位於所述導電層兩端的陰極131和陽極132,以及位於陰極131和陽極1332之間的 中間段133。所述陰極131和陽極132的寬度為28?45nm，中間段133的寬度為0. 1? 0. 5μm。其中，所述導電層的陰極121位於所述多晶矽層的第一區域131上方，所述導電層 的陽極122位於所述多晶矽層的第二區域132上方。
[0066] 使用過程中，在向所述陰陽極施加電壓後，所述導電層產生熱，並發生EM效應，並 最先熔斷中間段133部分。
[0067] 接著，在所述導電層的陰極121和陽極122上各形成多個導電插塞140。
[0068]所述導電插塞140的形成工藝可包括：先在所述導電層上方形成介質層（圖中未 顯示)，之後，在所述介質層中，與所述陰極121和陽極122的對應位置處開設通孔（圖中未 顯示)，並向這些通孔中填充諸如鎢、銅、鋁等金屬，以形成所述導電插塞140。
[0069] 本發明提供了一種上述電熔絲結構的使用方法，具體地包括：
[0070] 將所述電熔絲結構的導電層結構的陰極121連接電源負極，陽極122連接電源正 極。即，相當於所述多晶矽層的第一區域131連接電源的負極，所述多晶矽層的第二區域 132連接電源正極。所述多晶娃層相當於一個反向連接的PN結。
[0071] 向所述電熔絲結構施加脈衝電壓，熔斷所述電熔絲，以寫入信息。具體過程可包 括：
[0072] 持續向所述電熔絲結構施加I. 5?2. 5V的脈衝電壓，進一步地可選為I. 6?2.OV 的脈衝電壓。此時相當於信息寫入階段。基於所述矽化物層（即，導電層）良好的導電性，電 流迅速通過矽化物層，並產生熱量；基於所述熱量，所述矽化物層迅速出現EM效應，致使矽 化物層迅速耗盡而熔斷。
[0073] 矽化物層產生的熱量同時傳遞至所述多晶矽層上，基於多晶矽層內的載流子的本 徵激發作用，PN結的電流阻擋失效，因而順利完成信息寫入過程。
[0074] 本實施例中，持續施加所述脈衝電壓的時間小於10秒，10秒的脈衝電壓足以致使 所述金屬矽化物層被迅速熔斷。上述技術方案大大縮短了信息寫入的時間。
[0075] 在完成信息寫入步驟後，再向所述集成電路施加工作電壓，進行信息讀取步驟。此 時，向所述集成電路施加的工作電壓不大於IV。結合參考圖7和公式（1)所示。其中，公 式（1)中，Is為電流,C為常數,K是玻耳茲曼常數,T為溫度,Eg為禁帶寬度。常溫下,K為 8. 6174xl(T5eV/K，Eg為I. 12eV，圖7中，V(BR)為反向擊穿電壓，常溫下，所述V(BR) >5V; V(TH)為工作電壓，常溫下，所述V(TH)為0.5?0.7V。
[0076] 在常溫下，向所述集成電路施加工作電壓後，IV的工作電壓不足所述金屬矽化物 層和多晶矽層產生自熱現象，因而T(大約為300K左右）非常小，因而Is數值非常小。
[0077] 結合參考圖7所示，在PN結的反向特性階段，由IV左右的工作電壓完全未達到PN 結的反向擊穿電壓V(BR)數值。此時的多晶矽層中的電壓無窮大，基於所述金屬矽化物層 已熔斷，因而所述電熔絲結構具有足夠強的電阻，可有效提高信息讀取的可靠性。 ,Ejry
[0078] Is=CTcxp- -^r-.............公式（1) KL
[0079] 本實施例中，在上述脈衝電壓條件下，所述金屬矽化物層具有良好的導電性，在信 息寫入過程中，1. 5?2. 5V的脈衝條件下，金屬矽化物層會被迅速熔斷，從而不足10秒時間 內，一般只需1?2秒，便可完成信息寫入，大大提高了集成電路信息寫入的速度；在之後的 信息讀取階段中，所述導電層已熔斷，且基於所述多晶矽層中的反向連接的PN結結構，所 述電熔絲結構提供足夠大的電阻，以提高信息讀取的可靠性。
[0080] 雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本 發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所 限定的範圍為準。
【權利要求】
1. 一種電烙絲結構，包括： 位於半導體襯底上的多晶娃層； 位於所述多晶娃層上的導電層，所述導電層的兩端部分別為陰極和陽極； 其特徵在於，所述多晶娃層包括慘雜有P型離子的第一區域和慘雜有N型離子的第二 區域，所述第一區域與第二區域相鄰設置，且導電層的陰極投影位於所述第一區域內，陽極 投影位於所述第二區域內。
2. 如權利要求1所述的電烙絲結構，其特徵在於，所述第一區域的P型離子濃度和第二 區域的N型離子的慘雜劑量為1. 0X 10"/cm2?1. 0X 10"/cm2。
3. 如權利要求1所述的電烙絲結構，其特徵在於，所述第一區域的P型離子濃度和第二 區域的N型離子濃度為1〇19?10 2Vcm3。
4. 如權利要求1所述的電烙絲結構，其特徵在於，所述P型離子為B，所述N型離子為 As 或 P。
5. 如權利要求1所述的電烙絲結構，其特徵在於，所述導電層還包括位於陰極和陽極 之間的中間段，所述陰極和陽極的寬度大於所述中間段的寬度。
6. 如權利要求5所述的電烙絲結構，其特徵在於，所述中間段的寬度為28?45nm，所 述陰極和陽極的寬度為0. 1?0. 5 y m。
7. 如權利要求1所述的電烙絲結構，其特徵在於，所述導電層為金屬娃化物層。
8. 如權利要求7所述的電烙絲結構，其特徵在於，所述導電層厚度為200?300太。
9. 如權利要求1所述的電烙絲結構，其特徵在於，所述多晶娃層的厚度為 500--1000 A。
10. -種如權利要求1所述電烙絲結構的使用方法，其特徵在於，包括： 所述電烙絲結構的第一區域連接電源負極； 所述電烙絲結構的第二區域連接電源正極； 向所述電烙絲結構施加脈衝電壓，烙斷所述電烙絲，W寫入信息； 向所述電烙絲結構施加工作電壓，W讀取所寫入的信息。
11. 如權利要求10所述的使用方法，其特徵在於，所述脈衝電壓為1. 5?2. 5V。
12. 如權利要求11所述的使用方法，其特徵在於，持續施加所述脈衝電壓的時間小於 10砂。
【文檔編號】H01L23/525GK104425446SQ201310365603
【公開日】2015年3月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】朱志煒 申請人:中芯國際集成電路製造(上海)有限公司