一種自舉時鐘採樣開關的時鐘饋通補償方法與電路的製作方法
2023-09-22 21:11:35 1
一種自舉時鐘採樣開關的時鐘饋通補償方法與電路的製作方法
【專利摘要】本發明提供了一種自舉時鐘採樣開關的時鐘饋通補償方法，通過在採樣輸出節點加入新的偽開關，並使新的偽開關的柵極偏置在互補的柵壓自舉電路的時鐘輸出端，使得新加入的偽開關與原有的偽開關所通過Cgd耦合到Vout上所產生的誤差量能夠相互抵消。本發明提供了使用上述方法設計的一種自舉時鐘採樣開關的時鐘饋通補償電路，優選引入一組處於關斷狀態的偽開關，在採樣保持階段，互補的輸入信號分別通過寄生的Cds電容耦合到Vout，由於輸入信號是互補的，所以Cds產生的串擾可以相互抵消。本發明提供的一種自舉時鐘採樣開關的時鐘饋通補償電路減小了時鐘饋通效應對信號採樣的影響，提高了採樣場效應管的線性度，降低了採樣電路的諧波失真度，並提高了採樣速度和採樣精度。
【專利說明】一種自舉時鐘採樣開關的時鐘饋通補償方法與電路
【技術領域】
[0001]本發明涉及一種電路，尤其涉及一種自舉時鐘採樣開關的時鐘饋通補償電路。
【背景技術】
[0002]在ADC (Analog to Digital Converter,模數變換器)電路系統中，常常會用到採樣保持電路(sample and hold),其作用是米集模擬輸入電壓在某一時刻的瞬時值,並在模數轉換器進行轉換期間保持輸出電壓不變，以供模數轉換。高電平時開關閉合，輸出跟隨輸入信號，低電平時，開關斷開，保持電容保持輸出電壓恆定。
[0003]在實際的電路中，由於開關器件寄生電容及電荷注入效應引起的採樣誤差主要包括:1.寄生源漏電容引起的串擾誤差2.自舉時鐘饋通通過柵漏寄生電容引起的串擾誤差。
[0004]對於自舉時鐘饋通通過柵漏寄生電容引起的串擾誤差，通常通過柵壓自舉開關來消除串擾誤差，使採樣開關的柵壓和偽開關的柵壓都由柵壓自舉開關提供；該方法的局限性在於:引入的偽開關在保持階段過程中，柵壓被偏置為Vin+Vdd，因為Vin是變化的，所以變化的柵壓同樣會通過寄生的Cgd電容耦合幹擾採樣值。
【發明內容】
[0005]本發明的主要目的在於提供一種自舉時鐘採樣開關的時鐘饋通補償方法，能夠消除自舉時鐘饋通通過柵漏寄生電容引起的串擾誤差，保持採樣值的恆定。
[0006]本發明的次要目的在於提供使用上述自舉時鐘採樣開關的時鐘饋通補償方法所設計的自舉時鐘採樣開關的時鐘饋通補償電路。
[0007]為了解決上述的技術問題，本發明提供了一種自舉時鐘採樣開關的時鐘饋通補償方法:在採樣輸出端INN和INP分別加入一偽開關M2、M4 ;所述偽開關M2、M4的柵極偏置在與採樣開關Ml、M3互補的柵壓自舉電路的時鐘輸出端；在採樣輸出端INN與INP再分別加入一新偽開關M5、M6 ;所述新偽開關M5、M6的柵極偏置為與所述偽開關M2、M4互補的柵壓自舉電路的時鐘輸出端。
[0008]一種自舉時鐘採樣開關的時鐘饋通補償電路，包括:
[0009]第一採樣電晶體M1，所述第一採樣電晶體Ml的柵極與第一柵壓自舉電路Il的時鐘輸出端連接，所述第一採樣電晶體Ml的源極與第一差分互補信號INP連接，所述第一採樣電晶體Ml的漏極第一輸出端OUTP連接；
[0010]第一偽開關電晶體M2，所述第一偽開關電晶體M2的柵極與第二柵壓自舉電路12的時鐘輸出端連接；
[0011]第一保持電容Cl,所述第一保持電容Cl的一端與所述第一輸出端OUTP連接；所述第一保持電容Cl的另一端與GND連接；
[0012]第二採樣電晶體M3，所述第二採樣電晶體M3的柵極與第三柵壓自舉電路13的時鐘輸出端連接，所述第二採樣電晶體M3的源極與第二差分互補信號INN連接，所述第二採樣電晶體M3漏極與第二輸出端OUTN連接；[0013]第二偽開關電晶體M4，所述第二偽開關電晶體M4的柵極與第四柵壓自舉電路14的時鐘輸出端連接；
[0014]第二保持電容C2，所述第二保持電容C2的一端與所述第一輸出端OUTP連接；所述第二保持電容C2的另一端與GND連接；
[0015]所述第一柵壓自舉電路I1、第二柵壓自舉電路12的時鐘輸入端分別與所述第一差分互補信號INP連接；所述第三柵壓自舉電路13、第四柵壓自舉電路14的輸入端分別與所述第二差分互補信號INN連接；
[0016]所述第一柵壓自舉電路I1、第三柵壓自舉電路13的第一時鐘輸入端與第一互補採樣時鐘PHYl連接，第一柵壓自舉電路I1、第三柵壓自舉電路13的第二時鐘輸入端與第二互補採樣時鐘PHY2連接；所述第二柵壓自舉電路12、第四柵壓自舉電路14的第一時鐘輸入端與第二互補採樣時鐘PHY2連接，第二柵壓自舉電路12、第四柵壓自舉電路14的第二時鐘輸入端與第一互補採樣時鐘PHYl連接；
[0017]其特徵在於:還包括第三偽開關電晶體M5和第四偽開關電晶體M6 ；
[0018]所述第三偽開關電晶體M5的源極與所述第一採樣電晶體Ml的漏極、第一輸出端OUTP相連，所述第三偽開關電晶體M5的柵極與所述第四柵壓自舉電路14的時鐘輸出端相連，所述第三偽開關電晶體M5的漏極與所述第一偽開關電晶體M2的源極相連；
[0019]所述第四偽開關電晶體M6的源極與所述第二採樣電晶體M3的漏極、第二輸出端OUTN相連，所述第四偽開關電晶體M6的柵極與所述第二柵壓自舉電路12的時鐘輸出端相連，所述第四偽開關電晶體M6的漏極與所述第二偽開關電晶體M4的源極相連；
[0020]作為優選:還包括第五偽開關電晶體M7和第六偽開關電晶體M8 ；
[0021]所述第五偽開關電晶體M7的源極與所述第二採樣電晶體M2的漏極、第二輸出端OUTN連接；所述第五偽開關電晶體M7的漏極與所述第一採樣電晶體Ml的源極、第一差分互補輸入信號INP相連；
[0022]所述第六偽開關電晶體M8的漏極與所述第一採樣電晶體Ml的漏極、第一輸出端OUTP連接；所述第六偽開關電晶體M8的源極與所述第二採樣電晶體M3的源極、第一差分互補輸入信號INP相連；
[0023]所述第五偽開關電晶體M7的柵極與所述第六偽開關電晶體M8的柵極、GND端相連。
[0024]作為優選:所述第五偽開關電晶體M7和第六偽開關電晶體M8處於一直關斷的狀態。
[0025]作為優選:所述採樣電晶體肌、]\0，偽開關電晶體112、]\14、]\15、]\16、]\17、]\18均為NMOS
電晶體。
[0026]作為優選:所述柵壓自舉電路包括:
[0027]主開關M9，為pmos電晶體；所述主開關M9的漏極與時鐘輸出端相連；
[0028]第一副開關M10，為pmos電晶體；所述第一副開關MlO的源極與所述主開關M9的源極相連；所述第一副開關MlO的柵極與時鐘輸出端相連；所述第一副開關的漏極與輸入信號SUP相連；
[0029]第一互補開關Mll和M12,所述Mll為nmos電晶體,所述M12為pmos電晶體；所述Ml I的漏極與所述M12的源極相連；所述Ml I的源極與所述M12的漏極相連；所述Ml I的柵極與第一互補採樣時鐘PHYl相連；所述M12的柵極與第二互補採樣時鐘PHY2相連；
[0030]第二互補開關M13和M14,所述M13為pmos電晶體,所述M14為nmos電晶體；所述M13的漏極與所述M14的源極相連；所述M13的源極與所述M14的漏極、輸入信號IN相連；所述所述M13的柵極與所述M12的柵極、第二互補採樣時鐘PHY2相連；所述M14的柵極與第一互補採樣時鐘PHYl相連；
[0031]第二副開關M15，所述第二副開關M15為nmos電晶體；所述第二副開關M15的柵極與第二互補採樣時鐘PHY2相連，所述第二副開關的源極與GND連接；
[0032]第三副開關M16，所述第三副開關M16為nmos電晶體；所述第三副開關M16的源極與GND連接，所述第三副開關的柵極與第二互補採樣時鐘PHY2相連；
[0033]自舉電容C3，所述自舉電容C3的一端與所述第二副開關M15的漏極相連，所述自舉電容C3的另一端與所述第一副開關MlO的源極相連。
[0034]作為優選，所述柵壓自舉電路還包括:
[0035]第一保護開關M17，所述第一保護開關M17為pmos電晶體；所述第一保護開關M17的柵極與第一互補採樣時鐘PHYl相連，所述第一保護開關M17的源極與輸入信號SUP相連，所述第一保護開關M17的漏極與所述主開關M9的柵極相連；
[0036]第二保護開關M18，所述第二保護開關M18為nmos電晶體；所述第二保護開關M18的柵極與輸入信號SUP相連，所述第二保護開關M18的漏極與所述主開關M9的漏極相連；所述第二保護開關M18的源極與所述第三副開關M16的漏極相連。
[0037]本發明的有益效果:
[0038]1.通過在採樣輸出節點再加入第三偽開關電晶體M5和第四偽開關電晶體M6，所述第三偽開關電晶體M5和第四偽開關電晶體M6的柵極分別偏置在互補的自舉電路12和14的時鐘輸出端，故而通過Cgd耦合到輸出端得誤差量相互抵消，從而保持採樣值恆定。
[0039]2.通過引入一組處於關斷狀態的第五偽開關電晶體M7和第六偽開關電晶體M8，在採樣開關處於保持階段是，互補的輸入信號對各通過寄生的Cds電容耦合到採樣輸出端，由於輸入信號為互補信號，因此其產生的串擾可以相互抵消。
【專利附圖】
【附圖說明】
[0040]圖1為本發明優選實施例的電路圖；
[0041]圖2為本發明優選實施例中柵壓自舉電路的電路圖。
【具體實施方式】
[0042]下文結合附圖和實施例對本發明做進一步說明。
[0043]參考圖1，一種自舉時鐘採樣開關的時鐘饋通補償電路，包括:
[0044]第一採樣電晶體M1，所述第一採樣電晶體Ml的柵極與第一柵壓自舉電路Il的時鐘輸出端連接，所述第一採樣電晶體Ml的源極與第一差分互補信號INP連接，所述第一採樣電晶體Ml漏極第一輸出端OUTP連接；
[0045]第一偽開關電晶體M2，所述第一偽開關電晶體M2的柵極與第二柵壓自舉電路12的時鐘輸出端連接；
[0046]第一保持電容Cl,所述第一保持電容Cl的一端與所述第一輸出端OUTP連接；所述第一保持電容Cl的另一端與GND連接；
[0047]第二採樣電晶體M3，所述第二採樣電晶體M3的柵極與第三柵壓自舉電路13的時鐘輸出端連接，所述第二採樣電晶體M3的源極與第二差分互補信號INN連接，所述第二採樣電晶體M3漏極與第二輸出端OUTN連接；
[0048]第二偽開關電晶體M4，所述第二偽開關電晶體M4的柵極與第四柵壓自舉電路14的時鐘輸出端連接；
[0049]第二保持電容C2，所述第二保持電容C2的一端與所述第一輸出端OUTP連接；所述第二保持電容C2的另一端與GND連接；
[0050]所述第一柵壓自舉電路I1、第二柵壓自舉電路12的時鐘輸入端分別與所述第一差分互補信號INP連接；所述第三柵壓自舉電路13、第四柵壓自舉電路14的輸入端分別與所述第二差分互補信號INN連接；
[0051]所述第一柵壓自舉電路I1、第三柵壓自舉電路13的第一時鐘輸入端與第一互補採樣時鐘PHYl連接，第一柵壓自舉電路I1、第三柵壓自舉電路13的第二時鐘輸入端與第二互補採樣時鐘PHY2連接；所述第二柵壓自舉電路12、第四柵壓自舉電路14的第一時鐘輸入端與第二互補採樣時鐘PHY2連接，第二柵壓自舉電路12、第四柵壓自舉電路14的第二時鐘輸入端與第一互補採樣時鐘PHYl連接；
[0052]還包括第三偽開關電晶體M5和第四偽開關電晶體M6 ；
[0053]所述第三偽開關電晶體M5的源極與所述第一採樣電晶體Ml的漏極、第一輸出端OUTP相連，所述第三偽開關電晶體M5的柵極與所述第四柵壓自舉電路14的時鐘輸出端相連，所述第三偽開關電晶體M5的漏極與所述第一偽開關電晶體的源極相連；
[0054]所述第四偽開關電晶體M6的源極與所述第二採樣電晶體M3的漏極、第二輸出端OUTN相連，所述第四偽開關電晶體M6的柵極與所述第二柵壓自舉電路12的時鐘輸出端相連，所述第四偽開關電晶體M6的漏極與所述第二偽開關電晶體M4的源極相連；
[0055]在第一採樣電晶體Ml從採樣階段切換到保持階段的瞬間，由於第一採樣電晶體Ml與第一偽開關電晶體M2的柵極分別偏置在輸入時鐘互補的柵壓自舉電路11、12，所以所述第一採樣電晶體Ml通過寄生的Cgd電容耦合引入的誤差量會被第一偽開關電晶體M2抵消。
[0056]在第二採樣電晶體M3從採樣階段切換到保持階段的瞬間，由於第二採樣電晶體M3與第二偽開關電晶體M4的柵極分別偏置在輸入時鐘互補的柵壓自舉電路13、14，所以所述第二採樣電晶體M3通過寄生的Cgd電容耦合引入的誤差量會被第二偽開關電晶體M4抵消。
[0057]在採樣保持階段，對於第一偽開關電晶體M2，其柵壓為第二柵壓自舉電路的時鐘輸出電壓Vinp+Vdd，由於Vinp是變化的，所以第一偽開關電晶體M2通過寄生的Cgd電容耦合引入新的誤差量；對於第三偽開關電晶體M5，其柵壓為第四柵壓自舉電路的時鐘輸出電壓Vinn+Vdd。由於Vinn與Vinp是互補的差分輸入信號,所以第一偽開關電晶體M2和第三偽開關電晶體M5通過Cgd耦合到Vout上的誤差量將互相抵消，從而保持採樣值恆定。
[0058]對於第二偽開關電晶體M4，其柵壓為第四柵壓自舉電路的時鐘輸出電壓Vinp+Vdd,由於Vinp是變化的，所以第二偽開關電晶體M4通過寄生的Cgd電容I禹合引入新的誤差量；對於第四偽開關電晶體M6，其柵壓為第二柵壓自舉電路的時鐘輸出電壓Vinn+Vdd。由於Vinn與Vinp是互補的差分輸入信號,所以第二偽開關電晶體M4和第四偽開關電晶體M6通過Cgd耦合到Vout上的誤差量將互相抵消，從而保持採樣值恆定。
[0059]本實施例中，一種自舉時鐘採樣開關的時鐘饋通補償電路還包括:
[0060]一直處於斷開狀態的第五偽開關電晶體M7和一直處於斷開狀態的第六偽開關電晶體M8 ；
[0061]所述第五偽開關電晶體M7的源極與所述第二採樣電晶體M2的漏極、第二輸出端OUTN連接；所述第五偽開關電晶體M7的漏極與所述第一採樣電晶體Ml的源極、第一差分互補輸入信號INP相連；
[0062]所述第六偽開關電晶體M8的漏極與所述第一採樣電晶體Ml的漏極、第一輸出端OUTP連接；所述第六偽開關電晶體M8的源極與所述第二採樣電晶體M3的源極、第一差分互補輸入信號INP相連；
[0063]所述第五偽開關電晶體M7的柵極與所述第六偽開關電晶體M8的柵極、GND端相連。
[0064]在採樣保持階段，Vinp和Vinn分別對第一採樣電晶體Ml和第二採樣電晶體M3所寄生Cds電容I禹合米樣到輸出端，由於Vinp和Vinn為互補信號，因此產生的串擾可以相互抵消。
[0065]上述採樣電晶體肌、]\0，偽開關電晶體112、]\14、]\15、]\16、]\17、]\18均為NMOS電晶體。
[0066]參考圖2，本實施例中，所述柵壓自舉電路包括
[0067]主開關M9，為pmos電晶體；所述主開關M9的漏極與時鐘輸出端相連；
[0068]第一副開關M10，為pmos電晶體；所述第一副開關MlO的源極與所述主開關M9的源極相連；所述第一副開關MlO的柵極與時鐘輸出端相連；所述第一副開關的漏極與輸入信號SUP相連；
[0069]第一互補開關Mll和M12,所述Mll為nmos電晶體,所述M12為pmos電晶體；所述Ml I的漏極與所述M12的源極相連；所述Ml I的源極與所述M12的漏極相連；所述Ml I的柵極與第一互補採樣時鐘PHYl相連；所述M12的柵極與第二互補採樣時鐘PHY2相連；
[0070]第二互補開關M13和M14，所述M13為pmos電晶體，所述M14為nmos電晶體；所述M13的漏極與所述M14的源極相連；所述M13的源極與所述M14的漏極、輸入信號IN相連；所述所述M13的柵極與所述M12的柵極、第二互補採樣時鐘PHY2相連；所述M14的柵極與第一互補採樣時鐘PHYl相連；
[0071]第二副開關M15，所述第二副開關M15為nmos電晶體；所述第二副開關M15的柵極與第二互補採樣時鐘PHY2相連，所述第二副開關的源極與GND連接；
[0072]第三副開關M16，所述第三副開關M16為nmos電晶體；所述第三副開關M16的源極與GND連接，所述第三副開關的柵極與第二互補採樣時鐘PHY2相連；
[0073]自舉電容C3，所述自舉電容C3的一端與所述第二副開關M15的漏極相連，所述自舉電容C3的另一端與所述第一副開關MlO的源極相連。
[0074]所述柵壓自舉電路還包括:
[0075]第一保護開關M17，所述第一保護開關M17為pmos電晶體；所述第一保護開關M17的柵極與第一互補採樣時鐘PHYl相連，所述第一保護開關M17的源極與輸入信號SUP相連，所述第一保護開關M17的漏極與所述主開關M9的柵極相連；[0076]第二保護開關M18，所述第二保護開關M18為nmos電晶體；所述第二保護開關M18的柵極與輸入信號SUP相連，所述第二保護開關M18的漏極與所述主開關M9的漏極相連；所述第二保護開關M18的源極與所述第三副開關M16的漏極相連。
[0077]當PHYl為低電平，PHY2為高電平時，所述第二互補開關M13、M14截止斷開，所述主開關M9截止斷開，第一副開關M10、第二副開關M15、第三副開關M16導通，自舉電容C3被預充到Vdd電平，輸出時鐘電平為O ;iPHYl為高電平，PHY2為低電平時，所述第二互補開關M13、M14導通，所述主開關M9導通，第一副開關M10、第二副開關M15、第三副開關M16截止斷開，自舉電容C3 —端接到輸入端Vin，另一端接到時鐘輸出端，輸出時鐘電平為Vin+Vdd ；
[0078]以上所述，僅為本發明較佳實施例而已，故不能依此限定本發明實施的範圍，即依本發明專利範圍及說明書內容所作的等效變化與修飾，皆應仍屬本發明涵蓋的範圍內。
【權利要求】
1.一種自舉時鐘採樣開關的時鐘饋通補償方法，其特徵在於:在採樣輸出端INN和INP分別加入一偽開關電晶體M2、M4 ；所述偽開關電晶體M2、M4的柵極偏置在與米樣電晶體Ml、M3互補的柵壓自舉電路的時鐘輸出端；在採樣輸出端INN與INP再分別加入一新偽開關電晶體M5、M6 ;所述新偽開關電晶體M5、M6的柵極偏置為與所述偽開關電晶體M2、M4互補的柵壓自舉電路的時鐘輸出端。
2.一種自舉時鐘採樣開關的時鐘饋通補償電路，包括: 第一米樣電晶體Ml,所述第一米樣電晶體Ml的柵極與第一柵壓自舉電路Il的時鐘輸出端連接，所述第一採樣電晶體Ml的源極與第一差分互補信號INP連接，所述第一採樣電晶體Ml的漏極第一輸出端OUTP連接； 第一偽開關電晶體M2，所述第一偽開關電晶體M2的柵極與第二柵壓自舉電路12的時鐘輸出端連接； 第一保持電容Cl,所述第一保持電容Cl的一端與所述第一輸出端OUTP連接；所述第一保持電容Cl的另一端與GND連接； 第二採樣電晶體M3，所述第二採樣電晶體M3的柵極與第三柵壓自舉電路13的時鐘輸出端連接，所述第二採樣電晶體M3的源極與第二差分互補信號INN連接，所述第二採樣電晶體M3漏極與第二輸出端OUTN連接； 第二偽開關電晶體M4，所述第二偽開關電晶體M4的柵極與第四柵壓自舉電路14的時鐘輸出端連接； 第二保持電容C2，所述第二保持電容C2的一端與所述第一輸出端OUTP連接；所述第二保持電容C2的另一端與GND連接；· 所述第一柵壓自舉電路I1、第二柵壓自舉電路12的輸入端分別與所述第一差分互補信號INP連接；所述第三柵壓自舉電路13、第四柵壓自舉電路14的輸入端分別與所述第二差分互補信號INN連接； 所述第一柵壓自舉電路I1、第三柵壓自舉電路13的第一時鐘輸入端與第一互補米樣時鐘PHYl連接，第一柵壓自舉電路11、第三柵壓自舉電路13的第二時鐘輸入端與第二互補採樣時鐘PHY2連接；所述第二柵壓自舉電路12、第四柵壓自舉電路14的第一時鐘輸入端與第二互補採樣時鐘PHY2連接，第二柵壓自舉電路12、第四柵壓自舉電路14的第二時鐘輸入端與第一互補採樣時鐘PHYl連接； 其特徵在於:還包括第三偽開關電晶體M5和第四偽開關電晶體M6 ； 所述第三偽開關電晶體M5的源極與所述第一採樣電晶體Ml的漏極、第一輸出端OUTP相連，所述第三偽開關電晶體M5的柵極與所述第四柵壓自舉電路14的時鐘輸出端相連，所述第三偽開關電晶體M5的漏極與所述第一偽開關電晶體M2的源極相連； 所述第四偽開關電晶體M6的源極與所述第二採樣電晶體M3的漏極、第二輸出端OUTN相連，所述第四偽開關電晶體M6的柵極與所述第二柵壓自舉電路12的時鐘輸出端相連，所述第四偽開關電晶體M6的漏極與所述第二偽開關電晶體M4的源極相連。
3.根據權利要求2所述的一種自舉時鐘採樣開關的時鐘饋通補償電路，其特徵在於:還包括第五偽開關電晶體M7和第六偽開關電晶體M8 ； 所述第五偽開關電晶體M7的源極與所述第二採樣電晶體M2的漏極、第二輸出端OUTN連接；所述第五偽開關電晶體M7的漏極與所述第一採樣電晶體Ml的源極、第一差分互補輸入信號INP相連； 所述第六偽開關電晶體M8的漏極與所述第一採樣電晶體Ml的漏極、第一輸出端OUTP連接；所述第六偽開關電晶體M8的源極與所述第二採樣電晶體M3的源極、第一差分互補輸入信號INP相連； 所述第五偽開關電晶體M7的柵極與所述第六偽開關電晶體M8的柵極、GND端相連。
4.根據權利要求3所述的一種自舉時鐘採樣開關的時鐘饋通補償電路，其特徵在於:所述第五偽開關電晶體M7和第六偽開關電晶體M8處於一直關斷的狀態。
5.根據權利要求2所述的一種自舉時鐘採樣開關的時鐘饋通補償電路，其特徵在於:所述採樣電晶體Ml、M3，偽開關電晶體M2、M4、M5、M6、M7、M8均為NMOS電晶體。
6.根據權利要求1所述的一種自舉時鐘採樣開關的時鐘饋通補償電路，其特徵在於:所述柵壓自舉電路包括: 主開關M9，為pmos電晶體；所述主開關M9的漏極與時鐘輸出端相連； 第一副開關M10，為pmos電晶體；所述第一副開關MlO的源極與所述主開關M9的源極相連；所述第一副開關MlO的柵極與時鐘輸出端相連；所述第一副開關的漏極與輸入信號SUP相連； 第一互補開關MlI和1112,所述[1為nmos電晶體,所述M12為pmos電晶體；所述MlI的漏極與所述M12的源極相連；所述Ml I的源極與所述M12的漏極相連；所述Ml I的柵極與第一互補採樣時鐘PHYl相 連；所述M12的柵極與第二互補採樣時鐘PHY2相連； 第二互補開關M13和M14,所述M13為pmos電晶體,所述M14為nmos電晶體；所述M13的漏極與所述M14的源極相連；所述M13的源極與所述M14的漏極、輸入信號IN相連；所述所述M13的柵極與所述M12的柵極、第二互補採樣時鐘PHY2相連；所述M14的柵極與第一互補採樣時鐘PHYl相連； 第二副開關M15，所述第二副開關M15為nmos電晶體；所述第二副開關M15的柵極與第二互補採樣時鐘PHY2相連，所述第二副開關的源極與GND連接； 第三副開關M16，所述第三副開關M16為nmos電晶體；所述第三副開關M16的源極與GND連接，所述第三副開關的柵極與第二互補採樣時鐘PHY2相連； 自舉電容C3，所述自舉電容C3的一端與所述第二副開關M15的漏極相連，所述自舉電容C3的另一端與所述第一副開關MlO的源極相連。
7.根據權利要求5所述的一種自舉時鐘採樣開關的時鐘饋通補償電路，其特徵在於:所述柵壓自舉電路還包括: 第一保護開關M17，所述第一保護開關M17為pmos電晶體；所述第一保護開關M17的柵極與第一互補採樣時鐘PHYl相連，所述第一保護開關M17的源極與輸入信號SUP相連，所述第一保護開關M17的漏極與所述主開關M9的柵極相連； 第二保護開關M18，所述第二保護開關M18為nmos電晶體；所述第二保護開關M18的柵極與輸入信號SUP相連，所述第二保護開關M18的漏極與所述主開關M9的漏極相連；所述第二保護開關M18的源極與所述第三副開關M16的漏極相連。
【文檔編號】H03M1/54GK103825616SQ201410017416
【公開日】2014年5月28日 申請日期:2014年1月15日 優先權日:2014年1月15日
【發明者】林少衡 申請人:廈門優迅高速晶片有限公司