一種FinFET製備方法
2023-10-27 08:41:47
一種FinFET製備方法
【專利摘要】本發明公開了一種FinFET製備方法，包括如下步驟：提供一半導體襯底，在所述半導體襯底頂部自下而上依次沉積有第一硬掩模層和第二硬掩模層；進行圖案化處理，刻蝕所述第二硬掩模層、第一硬掩模層至所述半導體襯底中，以在所述半導體襯底中形成若干鰭狀結構；對第二硬掩模層進行減薄處理，以將部分第一硬掩模層的上表面予以暴露；沉積氧化層並進行平坦化處理，以使該氧化層的上表面與所述第二硬掩模層的頂部平面齊平；移除所述第二硬掩模層；回蝕所述氧化層，以將各所述鰭狀結構的側壁予以外露。本發明通過增加硬質掩膜pullback的距離，得到平坦的FinFET STI OX recess結構。
【專利說明】-種FinFET製備方法
【技術領域】
[0001] 本發明涉及半導體製備領域，具體涉及一種FinFET製備方法。
【背景技術】
[0002] 隨著半導體技術的不斷發展，傳統的平面性器件已經不能滿足人們對高性能器件 的需求。Fin陽T(Fin Field-Effect Transistor,錯式場效應電晶體）是一種立體型器件， 包括在襯底上豎直形成的錯W及與錯相交的堆疊柵。該種設計可W大幅改善電路控制並減 少漏電流（leakage)，也可W大幅縮短電晶體的間長。由於FinFET具有功耗低，面積小的優 點，目前已被各晶圓廠商所廣泛應用。
[000引圖1為Fin陽T的立體結構圖，1為襯底，2為刻蝕襯底1所形成的錯狀結構（Fin)， 3為填充在相鄰錯狀結構之間的氧化層，柵電極材料層4覆蓋在錯狀結構2和氧化層3之 上。在FinFET器件中，需要氧化層3具有較為平整的上表面。但是在目前工藝中，氧化層 3的頂面平整度很難滿足技術人員的需求。該是由於在採用溼法回蝕形成圖1所示的氧化 層3後，由於溼法刻蝕對氧化層的刻蝕比較高，在刻蝕過程中很難控制，導致氧化層的表面 不平整。
[0004] 因此，如何有效的改善錯狀結構之間的氧化層的平坦性一直為本領域技術人員致 力研究的方向。
【發明內容】
[0005] 根據現有技術的不足，本發明提供了一種FinFET製備方法，其中，包括如下步驟：
[0006] 提供一半導體襯底，在所述半導體襯底頂部自下而上依次沉積有第一硬掩模層和 第二硬掩模層；
[0007] 進行圖案化處理，刻蝕所述第二硬掩模層、第一硬掩模層至所述半導體襯底中，W 在所述半導體襯底中形成若干錯狀結構；
[0008] 對第二硬掩模層進行減薄處理，W將部分第一硬掩模層的上表面予W暴露；
[0009] 沉積氧化層並進行平坦化處理，W使該氧化層的上表面與所述第二硬掩模層的頂 部平面齊平；
[0010] 移除所述第二硬掩模層；
[0011] 回蝕所述氧化層，W將各所述錯狀結構的側壁予W外露。
[0012] 上述的方法，其中，所述第一硬掩模層為SiN。
[0013] 上述的方法，其中，所述第二硬掩模層為SiN、SiON、BN、無定形碳、TiN中的任意一 種材料。
[0014] 上述的方法，其中，所述第一硬掩模層和所述第二硬掩模層的厚度均大於looA。
[0015] 上述的方法，其中，至少對所述第二硬掩模層減薄5nm。
[0016] 上述的方法，其中，在形成所述錯狀結構之前或之後，對所述第二硬掩模層進行減 薄處理。
[0017] 上述的方法，其中，採用溼法刻蝕工藝或者等離子刻蝕工藝回蝕所述氧化層。
[001引上述的方法，其中，所述方法還包括：
[0019] 移除所述第一硬掩模層，並沉積柵極材料層。
【專利附圖】
【附圖說明】
[0020] 通過閱讀參照W下附圖對非限制性實施例所作的詳細描述，本發明及其特徵、外 形和優點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。並未刻意按照比例 繪製附圖，重點在於示出本發明的主旨。
[0021] 圖1為Fin陽T的立體結構圖；
[002引圖2A-2F為本發明提供的一種Fin陽T的製備方法的流程圖。
【具體實施方式】
[0023] 在下文的描述中，給出了大量具體的細節W便提供對本發明更為徹底的理解。然 而，對於本領域技術人員而言顯而易見的是，本發明可W無需一個或多個該些細節而得W 實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進 行描述。
[0024] 為了徹底理解本發明，將在下列的描述中提出詳細的步驟W及詳細的結構，W便 闡釋本發明的技術方案。本發明的較佳實施例詳細描述如下，然而除了該些詳細描述外，本 發明還可W具有其他實施方式。
[0025] 本發明提供了一種Fin陽T的製備方法，具體如下。
[0026] 首先，參照圖2A所示，提供一半導體襯底100,在該半導體襯底100的頂部自下而 上依次製備有第一硬掩模層101和第二硬掩模層102。可選但非限制，第一硬掩模層101為 SiN ;第二硬掩模層102為SiN、SiON、BN、無定形碳、TiN中的任意一種材料。進一步優選的， 上述的第一硬掩模層101和第二硬掩模層102厚度均大於looA。
[0027] 之後，進行圖案化處理，刻蝕第二硬掩模層102、第一硬掩模層101至半導體襯底 100中，W在半導體襯底100中形成若干錯狀結構100a。具體的，可在第二硬掩模層102頂 部塗覆一層光刻膠，進行曝光顯影工藝，在光刻膠中形成若干開口，並W具有開口的光刻膠 向下進行刻蝕至襯底中，W形成圖2B所示的結構。
[0028] 對第二硬掩模層102進行減薄處理，W將部分第一硬掩模層101的上表面予W暴 露，形成圖2C所示的結構。可選但非限制，至少對第二硬掩模層102減薄5nm，進而將其下 方的第一硬掩模層101的部分上表面進行暴露。具體可根據第二硬掩模層102的材質來選 擇具體減薄工藝，從而實現在減薄第二硬掩模層102的同時，還不會對錯狀結構100a、襯底 100、第一硬掩模層101造成損傷。同時在本發明中，可在形成錯狀結構100a之前或之後， 對第二硬掩模層102進行減薄處理。當在形成錯狀結構100a之前對第二硬掩模層102進 行減薄處理的步驟為：圖案化處理，刻蝕第二硬掩模層102、第一硬掩模層101至半導體襯 底100的上表面處停止，在半導體襯底100頂部形成若干間隔開的剩餘第二硬掩模層102、 第一硬掩模層101，之後對第一硬掩模層101進行減薄處理，然後再對半導體襯底100進行 刻蝕，同樣可形成圖2C所示的結構。
[0029] 沉積氧化層103並進行平坦化處理，W使該氧化層103的上表面與第二硬掩模層 102的頂部平面齊平，如圖2D所示。可選但非限制，可採用化學機械研磨工藝對氧化層103 進行處理，W使得其表面與第二硬掩模層102齊平。
[0030] 移除剩餘的第二硬掩模層102,如圖2E所示。由於第二硬掩模層102的材質與氧 化層103明顯不同，例如當第二硬掩模層102為無定形碳時，可在高溫下通入氧氣，無定形 碳與氧氣生成氣態的二氧化碳即可實現移除第二硬掩模層102。
[0031] 回蝕氧化層103, W將各錯狀結構100a的側壁予W外露，同時在相鄰錯狀結構 100a之間區域的底部保留部分氧化層103a，如圖2F所示。可選但非限制，可採用溼法刻蝕 工藝或者等離子刻蝕工藝回蝕氧化層103。在回蝕氧化層103的過程中，由於在頂部保留有 剩餘的第一硬掩模層101，因此可保護錯狀結構100a免受刻蝕損傷，同時氧化層103經回蝕 時，也能具有一較為平坦的表面。第二硬掩模層102的減薄處理用於優化氧化層103a的平 坦度，雙層硬質掩模可W在最終的FinFET結構中保留Fin頂部的第一硬掩模層101，並形成 對錯狀結構100a的保護作用。
[0032] 完成上述步驟後，可選的進行如下步驟：移除剩餘的一硬掩模層101，之後沉積柵 極材料層，進而可形成圖1所示的結構。
[0033] 綜上所述，由於本發明採用了如上技術方案，通過增加硬質掩模puUback的距 離，得到平坦的Fin陽T STI 0X recess結構。
[0034] W上對本發明的較佳實施例進行了描述。需要理解的是，本發明並不局限於上述 特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予W實 施；任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述掲示 的方法和技術內容對本發明技術方案做出許多可能的變動和修飾，或修改為等同變化的等 效實施例，該並不影響本發明的實質內容。因此，凡是未脫離本發明技術方案的內容，依據 本發明的技術實質對W上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明 技術方案保護的範圍內。
【權利要求】
1. 一種FinFET製備方法，其特徵在於，包括如下步驟： 提供一半導體襯底，在所述半導體襯底頂部自下而上依次沉積有第一硬掩模層和第二 硬掩模層； 進行圖案化處理，刻蝕所述第二硬掩模層、第一硬掩模層至所述半導體襯底中，以在所 述半導體襯底中形成若干鰭狀結構； 對第二硬掩模層進行減薄處理，以將部分第一硬掩模層的上表面予以暴露； 沉積氧化層並進行平坦化處理，以使該氧化層的上表面與所述第二硬掩模層的頂部平 面齊平； 移除所述第二硬掩模層； 回蝕所述氧化層，以將各所述鰭狀結構的側壁予以外露。
2. 如權利要求1所述的方法，其特徵在於，所述第一硬掩模層為SiN。
3. 如權利要求1所述的方法，其特徵在於，所述第二硬掩模層為SiN、SiON、BN、無定形 碳、TiN中的任意一種材料。
4. 如權利要求1所述的方法，其特徵在於，所述第一硬掩模層和所述第二硬掩模層的 厚度均大於ΙΟΟΑ。
5. 如權利要求1所述的方法，其特徵在於，至少對所述第二硬掩模層減薄5nm。
6. 如權利要求1所述的方法，其特徵在於，在形成所述鰭狀結構之前或之後，對所述第 二硬掩模層進行減薄處理。
7. 如權利要求1所述的方法，其特徵在於，採用溼法刻蝕工藝或者等離子刻蝕工藝回 蝕所述氧化層。
8. 如權利要求1所述的方法，其特徵在於，所述方法還包括： 移除所述第一硬掩膜層，並沉積柵極材料層。
【文檔編號】H01L21/336GK104465397SQ201410710173
【公開日】2015年3月25日 申請日期:2014年11月28日 優先權日:2014年11月28日
【發明者】鮑宇 申請人:上海華力微電子有限公司