製作用於cmos器件的自對準雙應力襯裡的方法和結構的製作方法
2023-10-05 20:27:54
專利名稱：製作用於cmos器件的自對準雙應力襯裡的方法和結構的製作方法
技術領域：
本發明一般地涉及半導體器件處理技術，並且更具體地涉及通過製作自對準雙應力襯裡(SDSL)而改善CMOS器件可靠性的方法和結構。
背景技術：
在金屬氧化物半導體場效應電晶體(MOSFET)器件中的熱載流子效應由接近源/漏擴散區的溝道端部處的高電場引起。更具體地，在經過高場區域時要求大能量的電子，可以由於例如碰撞電離而產生電子空穴對，從而通過經由柵氧化物向柵極材料注入熱載流子而導致高的柵極漏電和早期柵氧化物擊穿。作為進一步的結果，在柵介質中也存在著淨的負電荷密度。被俘獲的電荷隨時間累積，導致NMOS電晶體中的正閾值漂移，或PMOS電晶體中的負閾值漂移。
由於熱電子比熱空穴更容易遷移，因此熱載流子效應在NMOS電晶體中比在PMOS電晶體中導致更大的閾值傾斜(threshold skew)。雖然如此，如果其有效溝道長度(Leff)小於例如0.8微米(μm)，PMOS電晶體仍將經歷負閾值傾斜。今天的標準薄柵氧化物(例如小於1.5納米)趨向於對熱載流子退化較不敏感，因為熱載流子可以容易地通過薄柵氧化物隧穿。另一方面，較厚的柵氧化物器件(例如大於1.5納米)更易受熱載流子退化影響，因為熱載流子趨向於隨時間在氧化物中累積。因而，對於專用於諸如輸入/輸出電路的集成電路的某些應用，在單個晶片上可以有一些器件相對於該晶片上的其它器件形成有較厚的柵氧化物(例如邏輯或模擬電路電晶體)。
已知減少熱載流子退化效應的方法包括向柵氧化物中添加諸如氮、氟和氯的雜質。然而，由於雜質(如氮)趨向於在薄膜的表面局域化，添加雜質對較厚的柵氧化物效果比較不明顯。而且，對柵氧化物的直接滲氮也可能伴隨著不希望的效應，如電子遷移率的退化。
用於改善由熱載流子效應引起的器件壽命的已經公開的另一種技術是使用氘退火。通過由氘置換標準界面鈍化退火步驟中的氫，NFET器件的壽命可以改善至大約10-100倍。然而，必須在足夠高的溫度(例如500℃以上)才能有效進行氘退火，這可能引起導致器件退化的摻雜劑去激活。關於氘退火的附加信息可以在Thomas G.Ference等人的公開文獻「The Combined Effects of DeuteriumAnneals and Deuterated Barrier-Nitride Processing on Hot-ElectronDegradation in MOSFET′s」，IEEE Transactions on Electron Devices，Vo1.46，No.4，1999年4月，第747-753頁中找到。然而，再次地，該技術通常也應用到較薄的柵氧化物。
近來，已經引入了雙襯裡技術，以在P型MOS器件中提供相對於N型MOS器件不同的應力。例如，在CMOS器件的PFETs上方形成第一類型的氮化物襯裡，而在CMOS器件的NFETs上方形成第二類型的氮化物襯裡。更具體地，已經發現在PFET溝道中的壓應力的應用改善其中的載流子遷移率，而NFET溝道中的張應力的應用改善其中的載流子遷移率。因而PFET器件上方的第一類型氮化物襯裡按照實現壓應力的方式而形成，而PFET器件上方的第一類型氮化物襯裡按實現壓應力的方式形成。
對於這種採用雙襯裡的CMOS器件，常規的方法是採用獨立的光刻圖案化步驟形成兩種不同的氮化物。也即，例如在PFET和NFET器件上方形成第一類型的氮化物襯裡，隨後在NFET器件上方的第一類型的氮化物襯裡的一部分被圖案化和去除。在可選的氧化物層形成之後，在兩個區域上方形成第二類型的氮化物襯裡，使用第二圖案化步驟隨後去除PFET器件上方的第二類型氮化物襯裡部分。不幸的是，由於與光刻層面對先前層面的對準相關的固有的不精確性，形成兩個襯裡會導致二者之間的間隙或不重疊。具體地，由於在蝕刻期間，不重疊/間隙區域中的矽化物將過蝕刻，因此這種間隙對於隨後蝕刻用於金屬接觸通道的孔將引起問題。進而，這將增加矽化物的表面電阻。
另一方面，兩個襯裡也可以製作成一個襯裡重疊另一個襯裡的形式。事實上，用於兩個獨立的圖案化步驟的模版(reticle)被典型地設計成保證重疊，使得在兩個襯裡材料之間沒有間隙。然而，使某些區域具有重疊的氮化物襯裡產生其它的隨後處理的問題，這些問題由諸如可靠性和布圖無效的問題而導致。例如，用於隨後的接觸形成的反應離子蝕刻(RIE)工藝可能不得不容許在電路的一些區域中的單一厚度的襯裡，同時也容許在界面區域中的雙厚度(重疊)襯裡。而且如果這種重疊區域被排除在接觸形成之外，則產生可用布圖面積和關鍵尺寸(CD)公差方面的限制。重疊也將在隨後蝕刻用於金屬接觸通道的孔期間引起問題，因為在蝕刻中，除了重疊區域下方的矽化物，所有的矽化物將被過蝕刻(over etched)。這將增加表面電阻和器件的結漏電。
因此，期望能夠以不導致不同襯裡類型之間的間隙和/或其重疊的自對準方式實現雙襯裡CMOS器件的製作。
發明內容
前面討論的現有技術的缺點和不足可以通過製作用於互補金屬氧化物半導體(CMOS)器件的自對準雙應力襯裡的方法來克服或減輕。在示例性的實施方式中，該方法包括在第一極性類型的器件和第二極性類型的器件上方製作第一類型的應力層，第二極性類型的器件上方的應力層和犧牲層被圖案化和去除。在第二極性類型的器件上方，並且在第一極性類型的器件上方的犧牲層的剩餘部分上方，製作第二類型的應力層，使得第二類型的應力層被製作成在水平表面上方比側壁表面上方的厚度更大。去除側壁表面上的第二類型的應力襯裡部分，並去除第一極性類型的器件上方的第二類型的應力襯裡部分。
在另一個實施方式中，製作用於半導體器件的自對準雙材料襯裡的方法包括在襯底上方製作第一類型的層，並且在第一類型的層上方製作犧牲層。在襯底的第一區域上方，一部分第一類型的層和犧牲層被圖案化和去除。在襯底的第一區域上方，並且在襯底第二區域上方的犧牲層的剩餘部分上方，製作第二類型的層，使得第二類型的層被製作成在水平表面上方比在側壁表面上方的厚度更大。去除側壁表面上第二類型的襯裡部分和襯底的第二區域上方的第二類型的氮化物襯裡部分。
在仍另一個實施方式中，互補金屬氧化物半導體(CMOS)器件包括在第一極性類型的器件上方形成的第一類型的應力層，和在第二類型的器件上方形成的第二類型的應力層，第二類型的應力層與第一類型的應力層自對準。在與第一和所述第二極性類型的器件中的另一個自對準期間，第一和所述第二極性類型的器件之一具有至少一部分與之相關的側壁隔層材料被去除。
參照示例性的附圖，其中在數個圖中類似的要素以類似的方式標數。
圖1是適合於按照本發明的實施方式使用的、在其上形成有一對互補金屬氧化物半導體(CMOS)器件的半導體襯底的截面圖；圖2(a)至2(k)說明按照本發明的第一實施方式製作用於CMOS器件的自對準雙氮化矽襯裡的示例性工藝流程；圖3(a)至3(j)說明按照本發明的第二實施方式製作用於CMOS器件的自對準雙氮化矽襯裡的示例性工藝流程。
具體實施例方式
本文公開了一種通過製作自對準雙氮化矽襯裡改善CMOS器件可靠性的方法和結構。簡言之，本文公開的實施方式導致兩種類型的氮化物襯裡之間重疊區域的消除，同時仍然保持著橫跨器件的連續襯裡作為有效的擴散阻擋。兩個氮化物襯裡結合在二者之間陡峭限定的自對準界面處，從而形成連續和均勻的單一氮化物層，不至於使隨後的接觸蝕刻工藝複雜化和/或導致附加限制的基本規則(groundrules)。本文描述的實施方式的原理也可以被一般地應用於期望從兩個獨立的層材料形成均勻的單一層材料的情形。
開始參照圖1，其中示出了具有在其上形成、並被淺溝槽隔離105彼此隔開的一對示例性的互補金屬氧化物半導體(CMOS)器件(即NFET器件102和PFET器件104)的半導體襯底100的截面圖。在此處示出的器件製造的特定工藝階段，但在其上形成第一層間介質(ILD)層之前，已經發生柵106材料(例如多晶矽)和被摻雜的源/漏擴散區108的矽化。圖1還說明了用於形成NFET 102和PFET 104的柵氧化物層110(例如SiO2)、氧化物襯裡112和氮化物隔層114，如同本領域的技術人員將認識到的那樣。
按照第一實施方式，圖2(a)至2(h)說明用於在矽化的NFET102和PFET 104器件上方形成自對準雙氮化矽襯裡的示例性工藝流程。在圖2(a)中，在整個結構上方形成張應力氮化矽層116(例如採用BTBAS(雙特丁基氨矽烷)前體沉積的Si3N4)，示例性的厚度為約500-1000埃()。然後，在圖2(b)中，在張應力氮化物層116上方形成厚氧化物層118，示例性的厚度為至少約1000埃，更特殊地，為約5000埃。施加光致抗蝕劑材料120以覆蓋NFET器件區(即露出PFET器件區)，實施圖案化步驟，如圖2(c)所示。
圖2(d)說明去除PFET器件104上方露出的一部分厚氧化物層118以及張應力氮化物層116。這可以通過例如對氧化物和氮化物材料的反應離子蝕刻(RIE)來實施。特別地，由於去除張應力氮化物層116，與PFET器件104相關的側壁隔層114在一定程度上尺寸減小。在NFET器件102上方去除剩餘的光致抗蝕劑材料120之後，在整個器件上方形成壓應力氮化物層122，如圖2(e)所示。為了在水平表面上比在側壁表面上形成厚度更大的壓應力氮化物層122，如所示出的那樣，可以通過在大約200℃-大約500℃下高密度等離子體(HDP)沉積或等離子體增強CVD(PECVD)例如SiH4/NH3/N2而形成壓應力氮化物材料。因而，當壓應力氮化物層122被各向同性地蝕刻或溼法蝕刻時，如圖2(f)所示，在厚氧化物層118側壁上初始形成的一部分壓應力氮化物層122被去除。
在這方面，將看到在壓應力氮化物層122和張應力氮化物層116之間限定了自對準的陡峭界面124，而沒有採用直接的第二光刻圖案化步驟以去除NFET器件102上方的壓應力氮化物材料。然而為了便於其去除，然後在整個結構上方形成薄氧化物層126(例如約50-100埃)，如圖2(g)所示。然後，在圖2(h)中，在結構上方形成光致抗蝕劑材料128，並隨後圖案化，從而部分地重疊在NFET器件102上方剩餘的壓應力氮化物材料116。諸如通過RIE去除NFET器件102上方的薄氧化物層126的露出部分，之後各向同性或溼法蝕刻(例如)以去除NFET器件102上方的壓應力氮化物層122，停止於厚氧化物層118。這如圖2(i)所示。作為圖案化重疊的結果，在NFET器件102上方留下氧化物尖端。
在去除光致抗蝕劑材料128之後，蝕刻剩餘的薄氧化物層126，直到去除尖端130，如圖2(j)所示。這將有助於避免隨後ILD沉積期間的可能無效(voiding)。最後，在ILD氧化物132的沉積和隨後的平面化之前，任何剩餘的薄氧化物材料126和厚氧化物層可以留在原位，如圖2(k)所示。之後，可以繼續常規的處理以完成CMOS器件。可選地，也可以在形成ILD氧化物132之前去除薄氧化物層126和厚氧化物層118。
現在一般地參照圖3(a)至3(j)說明按照本發明的第二實施方式的製作用於CMOS器件的自對準雙氮化矽襯裡的另一個示例性工藝流程。如同第一實施方式，第二實施方式的工藝流程從圖3(a)開始，在整個結構上方製作張應力氮化矽層116，示例性厚度為約500埃至約1000埃。隨後是薄氧化物層302(例如約50-100埃)和犧牲氮化物層304(例如約500-700埃)的覆蓋形成，如圖3(b)所示。實施圖案化步驟從而覆蓋NFET器件區(即，露出PFET器件區)，其中應用光致抗蝕劑材料306，如圖3(c)所示。
圖3(d)說明去除PFET器件104上方犧牲氮化物層304、薄氧化物層302和張應力氮化物層116的露出部分。這例如可以通過對氮化物、氧化物以及(再一次地)氮化物材料的連續反應離子RIE來實施。應當注意，由於去除張應力氮化物層116，也去除了與PFET器件104相關的側壁隔層。在NFET器件102上方去除剩餘的光致抗蝕劑材料306之後，在整個器件上方製作壓應力氮化物層308，如圖3(e)所示。為了將壓應力氮化物308製作成在水平表面上比在側壁表面上的厚度更大，如圖所示，可以通過在約200℃至約500℃下高密度等離子體(HDP)沉積和PECVD例如SiH4/NH3/N2來製作壓應力氮化物材料。並且，可以按相對於張應力氮化物層116稍大的水平厚度(例如約600-1200埃)製作壓應力氮化物層308。
當壓應力氮化物層308被各向同性蝕刻或溼法蝕刻(除去約100-200埃的示例性厚度)時，如圖2(f)所示，去除了初始製作在各種側壁形貌表面上的部分壓應力氮化物層308。並且壓應力氮化物層308的最終厚度大致等同於張應力氮化物層116的厚度。此外，在壓應力氮化物層308和張應力氮化物層116之間限定了自對準的陡峭界面310，而沒有採用用於去除NFET器件102上方的壓應力氮化物材料的直接第二光刻圖案化步驟。
然而，為了選擇性地去除NFET器件102上方的壓應力氮化物材料，然後在整個結構上方製作薄氧化物層312(如約50-100埃)，如圖3(g)所示。然後，在圖3(h)中，在該結構上方製作光致抗蝕劑材料314，之後圖案化光致抗蝕劑材料，使得光致抗蝕劑材料與在NFET器件102上方剩餘的犧牲氮化物材料304(但不在NFET器件102上的張應力氮化物材料308上方)部分重疊。諸如通過RIE去除NFET器件102上方薄氧化物層312的露出部分，隨後例如通過各向同性或溼法蝕刻(例如)去除NFET器件102上方的壓應力氮化物層308，停止於薄氧化物層302上。這在圖3(i)中說明。作為圖案化重疊的結果，在NFET器件102上方留下氧化物尖端。最後，如圖3(j)所示，去除剩餘的光致抗蝕劑層314，隨後對剩餘的薄氧化物材料(即來自圖3(i)的層312、302)進行溼法蝕刻。因為在圖3(d)中去除PFET器件104的初始側壁隔層，因此沉積保護薄氮化物層316。在這方面，可以繼續常規的器件處理操作以完成CMOS結構。
儘管已經參照優選的一個實施方式或多個實施方式描述了本發明，但本領域的技術人員應當理解可以進行各種變化，並且對於其要素可以替換成等價物，而不背離本發明的範圍。此外，對於本發明的教授內容可以作出各種變動，以適應特定的情形或材料，而不背離其必要的範圍。因此，希望本發明不限於作為用於執行本發明而考慮的最佳模式所描述的特定實施方式，而是本發明將包括權利要求範圍內所包含的所有實施方式。
權利要求
1.一種製作用於互補金屬氧化物半導體(CMOS)器件的自對準雙應力襯裡的方法，該方法包括在第一極性類型的器件和第二極性類型的器件上方製作第一類型的應力層；在所述第一類型的應力層上方製作犧牲層；圖案化並去除所述第二極性類型的器件上方的部分所述第一類型的應力層和所述犧牲層；在所述第二極性類型的器件上方和在所述第一極性類型的器件上所述犧牲層的剩餘部分上方製作第二類型的應力層，使得所述第二類型的應力層被製作成在水平表面上方比在側壁表面上方厚度更大；去除側壁表面上的部分所述第二類型的應力襯裡；以及去除所述第一極性類型的器件上方的部分所述第二類型的應力襯裡。
2.根據權利要求1的方法，其中所述第一類型的應力層是張應力氮化物層，所述第二類型的應力層是壓應力氮化物層。
3.根據權利要求2的方法，其中所述第一極性類型的器件是NFET器件，所述第二極性類型的器件是PFET器件。
4.根據權利要求3的方法，其中在去除所述張應力氮化物層期間，去除與所述PFET器件相關的至少一部分側壁隔層材料。
5.根據權利要求3的方法，其中所述犧牲層還包括厚度至少約1000埃的厚氧化物層。
6.根據權利要求5的方法，其中所述去除所述NFET器件上方的部分所述壓應力氮化物襯裡還包括在CMOS器件的NFET和PFET區域二者上方製作薄氧化物層，所述薄氧化物層被製作成約50埃至約100埃的厚度；圖案化並蝕刻所述NFET區域上方的一部分所述薄氧化物層；以及採用所述厚氧化物層作為蝕刻停止層，去除所述NFET器件上方的所述壓應力氮化物襯裡的所述剩餘部分。
7.根據權利要求6的方法，其中所述薄氧化物層被圖案化成部分地與所述NFET器件上方的所述壓應力氮化物襯裡重疊，從而在去除所述NFET器件的所述壓應力氮化物襯裡之後產生氧化物尖端。
8.根據權利要求7的方法，還包括去除所述薄氧化物層的至少所述氧化物尖端部分。
9.根據權利要求3的方法，其中所述犧牲層還包括被製作成約50埃至約100埃的厚度的第一薄氧化物層；以及被製作成約500埃至約700埃的厚度的犧牲氮化物層。
10.根據權利要求9的方法，其中所述去除所述NFET器件上方的部分所述壓應力氮化物襯裡還包括在CMOS器件的NFET和PFET區域二者上方製作第二薄氧化物層，所述第二薄氧化物層被製作成約50埃至約100埃的厚度；圖案化並蝕刻所述NFET區域上方的一部分所述第二薄氧化物層；以及採用所述第一薄氧化物層作為蝕刻停止層，去除所述NFET器件上方的所述犧牲氮化物層和所述壓應力氮化物襯裡。
11.根據權利要求10的方法，還包括去除所述第一和所述第二薄氧化物層的剩餘部分；以及在CMOS器件的NFET和PFET區域二者上方製作薄氮化物層。
12.根據權利要求3的方法，其中所述壓應力氮化物層被製作成大於所述張應力氮化物層的初始厚度，使得在所述去除側壁表面上的部分所述壓應力氮化物層之後，所獲得的所述壓應力氮化物層的厚度基本上等於所述張應力氮化物層的厚度。
13.一種製作用於半導體器件的自對準雙材料襯裡的方法，該方法包括在襯底上製作第一類型的層；在所述第一類型的層上製作犧牲層；圖案化並去除襯底第一區域上方的部分所述第一類型的層和所述犧牲層；在襯底的所述第一區域上方和在襯底第二區域上所述犧牲層的剩餘部分上方製作第二類型的層，使得所述第二類型的層被製作成在水平表面上方比在側壁表面上方厚度更大；去除側壁表面上的部分所述第二類型的襯裡；以及去除襯底的所述第二區域上方的部分所述第二類型的氮化物襯裡。
14.一種互補金屬氧化物半導體(CMOS)器件，包括在第一極性類型的器件上方形成的第一類型的應力層和在第二類型的器件上方形成的第二類型的應力層，所述第二類型的應力層與所述第一類型的應力層自對準；以及在與所述第一和所述第二極性類型的器件中的另一個自對準期間，所述第一和所述第二極性類型的器件之一具有至少一部分與之相關的側壁隔層材料被去除。
15.根據權利要求14的CMOS器件，其中所述第一類型的應力層是張應力氮化物層，所述第二類型的應力層是壓應力氮化物層。
16.根據權利要求15的CMOS器件，其中所述第一極性類型的器件是NFET器件，所述第二極性類型的器件是PFET器件。
17.根據權利要求16的CMOS器件，還包括在所述第一類型的應力層和所述第二類型的應力層上方形成的保護氮化物層。
全文摘要
一種製作用於CMOS器件的自對準雙應力襯裡的方法，該方法包括在第一極性類型的器件和第二極性類型的器件上方製作第一類型的應力層，以及在第一類型的氮化物層上方製作犧牲層。在第二極性類型的器件上方的部分第一類型的應力層和犧牲層被圖案化和去除。在第二極性類型的器件上方和在第一極性類型的器件上犧牲層的剩餘部分上方製作第二類型的應力層，使得第二類型的應力層被製作成在水平表面上方比在側壁表面上方厚度更大。去除側壁表面上的部分第二類型的應力襯裡，以及去除第一極性類型的器件上方的部分第二類型的應力襯裡。
文檔編號H01L27/092GK1832142SQ20061000426
公開日2006年9月13日 申請日期2006年2月13日 優先權日2005年3月1日
發明者朱慧瓏, 鍾匯才, 埃芬迪·利奧班登 申請人:國際商業機器公司, 高級微型器件公司