提高tmbs良率的工藝方法
2023-10-04 04:26:44 2
提高tmbs良率的工藝方法
【專利摘要】本發明提出了一種提高TMBS良率的工藝方法，柵極形成之後，在柵極的表面依次形成第一阻擋介質層、第二阻擋介質層和層間介質層，因此刻蝕去除較厚的層間介質層時，由第一阻擋介質層和第二阻擋介質層保護，不會對柵介質層造成損傷，再依次刻蝕去除第二阻擋介質層和第一阻擋介質層時，由於第一阻擋介質層較薄，一方面形成第一阻擋介質層的均勻性差異較小，另一方面刻蝕時間得以大大縮短，避免了溝槽側壁柵介質層過刻蝕或介質層殘留的問題。形成較薄的第一阻擋介質層能夠降低對設備機臺要求，同時減少了溝槽側壁柵介質層的損傷，增大工藝窗口，能夠提高TMBS的良率。
【專利說明】提高TMBS良率的工藝方法
【技術領域】
[0001]本發明涉及半導體製造領域，尤其涉及一種提高TMBS良率的工藝方法。
【背景技術】
[0002]勢魚肖特基二極體(Trench Mos Barrier Schottky, TMBS),又稱為金屬-半導體二極體，是近年來間世的低功耗、大電流、超高速半導體器件。TMBS用某些金屬和半導體相接觸，在它們的交界面處便會形成一個勢壘區(通常稱為「表面勢壘」或「肖特基勢壘」)，產生整流、檢波作用。由於肖特基二極體中少數載流子的存貯效應甚微，所以其頻率響應僅被RC時間常數限制，因而，它是高頻和快速開關的理想器件。
[0003]請參考圖1至圖5，圖1至圖5為現有技術中TMBS製作過程中形成柵介質層和柵極的剖面示意圖。形成柵介質層和柵極的步驟包括:
[0004]S1:提供半導體襯底10，所述半導體襯底10可以為矽襯底；
[0005]S2:在所述半導體襯底10上形成硬掩模層20 ；
[0006]S3:依次刻蝕所述硬掩模層20和半導體襯底10，在所述半導體襯底10內形成多個溝槽(Trench) 11，如圖1所示；
[0007]S4:在所述溝槽11的側壁表面形成柵介質層30，其中，形成柵介質層30的步驟包括:先在所述溝槽11的側壁表面形成犧牲氧化層(圖未示出)，接著對所述犧牲氧化層進行氫氟酸清洗(HF Dip)，去除所述犧牲氧化層，接著再形成柵介質層30，如圖2所示；
[0008]S5:在所述溝槽11內、所述柵介質層30以及硬掩模層20的表面上形成柵極層，接著對柵極層進行刻蝕形成柵極40，刻蝕暴露出硬掩模層20並且使所述柵極40與所述柵介質層30頂部保持相同高度，如圖3所示；
[0009]S6:在所述硬掩膜層20、柵介質層30以及柵極40的表面形成層間介質層50，並且對層間介質層50進行緻密化處理(Densify),如圖4所示；
[0010]S7:依次刻蝕所述層間介質層50和硬掩模層20，形成通孔連線區，所述通孔連線區暴露出所述柵極40以及部分半導體襯底10，以方便後續形成通孔連線，如圖5所示。
[0011 ] 在步驟S7中，採用的是幹法刻蝕依次刻蝕層間介質層50和硬掩模層20，幹法刻蝕即採用刻蝕氣體的等離子體(Plasma)進行刻蝕。然而，常規的Plasma刻蝕在刻蝕表面的10000埃的介質層時需要刻蝕180s，由於設備機臺反應腔室中的Plasma分布不均勻，位於反應腔室中心區域的Plasma濃度高於位於邊緣區域的濃度，因此，導致Plasma在刻蝕中心區域介質層的速率高於刻蝕邊緣區域介質層的速率，這就造成Plasma刻蝕介質層時每分鐘有200埃左右的均勻性差異，那麼180s的刻蝕將會造成至少600埃均勻性的偏差。
[0012]通常情況下，形成的層間介質層50較厚，通常為10000埃，由於設備機臺的限制，導致形成如此厚的層間介質層50本身就存在一定的均勻性問題，生長10000埃的層間介質層50會有800埃的均勻性偏差，加上刻蝕帶來的600埃的偏差，這樣累計後將會有1400埃的均勻性偏差。這也就是說，在在步驟S7中刻蝕去除層間介質層50和硬掩模層20後，半導體襯底10上要麼會存在1400埃的介質層的殘留，要麼一部分介質層被過刻蝕1400埃。請參考圖5，為了完全刻蝕通孔區域的層間介質層50和硬掩模層20，採用了過刻蝕法，即延長刻蝕時間，然而，卻對溝槽11側壁的柵介質層30過刻蝕，如圖5中虛線圈所示。
[0013]而溝槽11側壁的柵介質層30不允許超過1200埃的過刻，否則會影響器件的良率；若減少刻蝕量，會存在介質層的殘留，同樣會影響良率。
【發明內容】
[0014]本發明的目的在於提供一種提高TMBS良率的工藝方法，能夠解決溝槽側壁柵介質層過刻蝕或介質層殘留的問題，提高TMBS的良率。
[0015]為了實現上述目的，本發明提出了一種提高TMBS良率的工藝方法，所述方法包括步驟:
[0016]提供半導體襯底，所述半導體襯底上形成有多個溝槽；
[0017]在所述半導體襯底的表面及溝槽內表面均形成柵介質層；
[0018]在所述溝槽內形成柵極，所述柵極形成於溝槽內柵介質層的表面並且與溝槽頂部
高度一致；
[0019]在所述柵極表面依次形成第一阻擋介質層、第二阻擋介質層以及層間介質層；
[0020]依次刻蝕所述層間介質層、第二阻擋介質層和第一阻擋介質層，形成通孔區域。
[0021]進一步的，所述溝槽的形成步驟包括:
[0022]在所述半導體襯底表面形成硬掩模層；
[0023]在所述硬掩模層上形成圖案化的光阻層；
[0024]以所述圖案化的光阻層和硬掩模層為掩模，刻蝕形成多個溝槽。
[0025]進一步的，在形成多個溝槽之後，去除所述硬掩模層，暴露出所述溝槽的頂部。
[0026]進一步的，在所述半導體襯底的表面及溝槽內表面均形成柵介質層的步驟包括:
[0027]在所述半導體襯底的表面及溝槽內表面均形成一層犧牲介質層；
[0028]使用酸液清洗去除所述犧牲介質層；
[0029]在所述半導體襯底的表面及溝槽內表面均形成柵介質層。
[0030]進一步的，所述犧牲介質層的材質為氧化矽，所述酸液為氫氟酸。
[0031]進一步的，所述柵介質層的材質為氧化矽，採用熱氧化法形成。
[0032]進一步的，在所述溝槽內形成柵極的步驟包括:
[0033]在所述柵介質層表面形成柵極層；
[0034]刻蝕所述柵極層，形成柵極，刻蝕暴露出所述溝槽的頂部。
[0035]進一步的，所述第一阻擋介質層的材質為氧化矽，採用熱氧化法在所述柵極的表面形成。
[0036]進一步的，所述第一阻擋介質層的厚度範圍是500埃?1000埃。
[0037]進一步的，採用幹法刻蝕對所述第一阻擋介質層進行刻蝕。
[0038]進一步的，所述第二阻擋介質層的材質為氮化矽，採用化學氣相沉積形成。
[0039]進一步的，所述第二阻擋介質層的厚度範圍是500埃?700埃。
[0040]進一步的，採用幹法刻蝕對所述第二阻擋介質層進行刻蝕。
[0041]進一步的，所述層間介質層的材質為氧化矽，採用化學氣相沉積形成。
[0042]進一步的，所述層間介質層的厚度範圍是3000埃?5000埃。[0043]進一步的，採用溼法刻蝕對所述層間介質層進行刻蝕。
[0044]與現有技術相比，本發明的有益效果主要體現在:柵極形成之後，在柵極的表面依次形成第一阻擋介質層、第二阻擋介質層和層間介質層，因此刻蝕去除較厚的層間介質層時，由第一阻擋介質層和第二阻擋介質層保護，不會對柵介質層造成損傷，再依次刻蝕去除第二阻擋介質層和第一阻擋介質層時，由於第一阻擋介質層較薄，一方面形成第一阻擋介質層的均勻性差異較小，另一方面刻蝕時間得以大大縮短，避免了溝槽側壁柵介質層過刻蝕或介質層殘留的問題。形成較薄的第一阻擋介質層能夠降低對設備機臺要求，同時減少了溝槽側壁柵介質層的損傷，增大工藝窗口，能夠提高TMBS的良率。
【專利附圖】
【附圖說明】
[0045]圖1至圖5為現有技術中TMBS製作過程中的剖面示意圖；
[0046]圖6為本發明一實施例中提高TMBS良率工藝方法的流程圖；
[0047]圖7至圖13為發明一實施例中TMBS製作過程中的剖面示意圖。
【具體實施方式】
[0048]下面將結合示意圖對本發明的提高TMBS良率的工藝方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對於本領域技術人員的廣泛知道，而並不作為對本發明的限制。
[0049]為了清楚，不描述實際實施例的全部特徵。在下列描述中，不詳細描述公知的功能和結構，因為它們會使本發明由於不必要的細節而混亂。應當認為在任何實際實施例的開發中，必須做出大量實施細節以實現開發者的特定目標，例如按照有關系統或有關商業的限制，由一個實施例改變為另一個實施例。另外，應當認為這種開發工作可能是複雜和耗費時間的，但是對於本領域技術人員來說僅僅是常規工作。
[0050]在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要求書，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
[0051]請參考圖6，在本實施例中，提出了一種提高TMBS良率的工藝方法，所述方法包括步驟:
[0052]SlOO:提供半導體襯底100，所述半導體襯底100上形成有多個溝槽110 ；
[0053]S200:在所述半導體襯底100的表面及溝槽110內表面均形成柵介質層300 ；
[0054]S300:在所述溝槽110內形成柵極400，所述柵極400形成於溝槽110內柵介質層300的表面並且與溝槽110頂部高度一致；
[0055]S400:在所述柵極400表面依次形成第一阻擋介質層510、第二阻擋介質層520以及層間介質層600 ；
[0056]S500:依次刻蝕所述層間介質層600、第二阻擋介質層520和第一阻擋介質層510,形成通孔區域700。
[0057]在步驟SlOO中，所述半導體襯底100可以為單晶矽、多晶矽或絕緣體上矽等襯底，所述溝槽Iio的形成步驟包括:[0058]在所述半導體襯底100的表面形成硬掩模層(Hard mask) 200,如圖7所示,所述硬掩模層200可以為熱氧化法形成的氧化矽和採用四乙氧基矽烷(TEOS)形成的氧化矽的復
合層；
[0059]在所述硬掩模層200上形成圖案化的光阻層；
[0060]以所述圖案化的光阻層和硬掩模層200為掩模，刻蝕所述半導體襯底100形成多個溝槽110。
[0061]在本實施例中，所述溝槽110形成之後，可以刻蝕去除所述硬掩模層200，暴露出所述溝槽110的頂部，即所述硬掩模層200之前覆蓋的區域。去除所述硬掩模層200能夠減少後續形成的層間介質層和硬掩模層200疊加的厚度，減少兩者均勻性差異的疊加，即提高後續形成的層間介質層的均勻性。
[0062]在步驟S200中，在所述半導體襯底100的表面及溝槽110內表面均形成柵介質層300的步驟包括:
[0063]在所述半導體襯底100的表面及溝槽110內表面均形成一層犧牲介質層，所述犧牲介質層的材質為氧化矽，可以採用熱氧化法形成；
[0064]使用酸液清洗去除所述犧牲介質層，在本實施例中，所述酸液為氫氟酸；
[0065]在所述半導體襯底100的表面及溝槽110內表面均形成柵介質層300，如圖8所示，所述柵介質層300的材質為氧化矽，採用熱氧化法形成。
[0066]形成犧牲氧化層後，接著去除犧牲氧化層，最後再形成柵介質層300的目的是，採用此種方式能夠對溝槽110的側壁以及底部進行缺陷修復，便於更好的形成柵介質層300，得到可靠性較高的柵介質層300。
[0067]在步驟S300中，在所述溝槽110內形成柵極400的步驟包括:
[0068]在所述柵介質層300的表面形成柵極層；
[0069]刻蝕所述柵極層，形成柵極400，如圖9所示，刻蝕暴露出所述溝槽110的頂部，確保所述柵極400位於所述溝槽110內，並且與所述溝槽110的頂部高度一致。
[0070]在步驟S400中，先採用熱氧化法在所述柵極400的表面形成第一阻擋介質層510，所述第一阻擋介質層510的材質為氧化矽，其厚度範圍是500埃?1000埃，例如是800埃；然後再採用化學氣相沉積在所述第一阻擋介質層510和部分柵介質層300的表面形成第二阻擋介質層520，所述第二阻擋介質層520的材質為氮化矽，其厚度範圍是500埃?700埃，例如是600埃；然後在所述第二阻擋介質層520的表面採用化學氣相沉積形成層間介質層600，如圖10所示，所述層間介質層600的材質為氧化矽，其厚度範圍是3000埃?5000埃，例如是4000埃，在形成層間介質層600後，再對其進行緻密化處理。
[0071]由於所述柵極400上有第一阻擋介質層510和第二阻擋介質層520保護，因此，所述層間介質層600無需生長過厚，這也有利於提高其表面的均勻性，降低均勻性差異。接著，在步驟S500中，先在所述層間介質層600的表面塗覆圖案化的光阻，再以所述圖案化的光阻為掩模，採用溼法刻蝕對所述層間介質層600進行刻蝕，形成通孔區域700，如圖11所示。同樣的，所述第二阻擋介質層520能夠作為層間介質層600的刻蝕阻擋層。
[0072]在去除通孔區域700的層間介質層600之後，再採用幹法刻蝕去除所述第二阻擋介質層520，如圖12所示，同樣的，所述第一阻擋介質層510可以作為刻蝕阻擋層，保護所述柵極400。[0073]在去除通孔區域700的第二阻擋介質層520之後，再使用幹法刻蝕去除位於柵極400表面的第一阻擋介質層510以及位於半導體襯底100表面的部分柵介質層300，如圖13所示，由於所述第一阻擋介質層510和柵介質層300的材質均為氧化矽，因此可以同時去除，並且，由於第一阻擋介質層510的厚度不足1000埃，刻蝕時間大大縮短，並且其均勻性差異較小，這樣刻蝕較為均勻，能夠減少對位於溝槽110側壁處的柵介質層300 (如圖13中虛線框所示)造成的損傷，同時也可以避免刻蝕不足導致位於半導體襯底100表面的介質層存在殘留的現象，因而能夠提高形成的TMBS器件的良率。
[0074]綜上，在本發明實施例提供的提高TMBS良率的工藝方法中，柵極形成之後，在柵極的表面依次形成第一阻擋介質層、第二阻擋介質層和層間介質層，因此刻蝕去除較厚的層間介質層時，由第一阻擋介質層和第二阻擋介質層保護，不會對柵介質層造成損傷，再依次刻蝕去除第二阻擋介質層和第一阻擋介質層時，由於第一阻擋介質層較薄，一方面形成第一阻擋介質層的均勻性差異較小，另一方面刻蝕時間得以大大縮短，避免了溝槽側壁柵介質層過刻蝕或介質層殘留的問題。形成較薄的第一阻擋介質層能夠降低對設備機臺要求，同時減少了溝槽側壁柵介質層的損傷，增大工藝窗口，能夠提高TMBS的良率。
[0075]上述僅為本發明的優選實施例而已，並不對本發明起到任何限制作用。任何所屬【技術領域】的技術人員，在不脫離本發明的技術方案的範圍內，對本發明揭露的技術方案和技術內容做任何形式的等同替換或修改等變動，均屬未脫離本發明的技術方案的內容，仍屬於本發明的保護範圍之內。
【權利要求】
1.一種提高TMBS良率的工藝方法，所述方法包括步驟: 提供半導體襯底，所述半導體襯底上形成有多個溝槽； 在所述半導體襯底的表面及溝槽內表面均形成柵介質層； 在所述溝槽內形成柵極，所述柵極形成於溝槽內柵介質層的表面並且與溝槽頂部高度一致； 在所述柵極表面依次形成第一阻擋介質層、第二阻擋介質層以及層間介質層； 依次刻蝕所述層間介質層、第二阻擋介質層和第一阻擋介質層，形成通孔區域。
2.如權利要求1所述的提高TMBS良率的工藝方法，其特徵在於，所述溝槽的形成步驟包括: 在所述半導體襯底表面形成硬掩模層； 在所述硬掩模層上形成圖案化的光阻層； 以所述圖案化的光阻層和硬掩模層為掩模，刻蝕形成多個溝槽。
3.如權利要求2所述的提高TMBS良率的工藝方法，其特徵在於，在形成多個溝槽之後，去除所述硬掩模層，暴露出所述溝槽的頂部。
4.如權利要求1所述的提高TMBS良率的工藝方法，其特徵在於，在所述半導體襯底的表面及溝槽內表面均形成柵介質層的步驟包括: 在所述半導體襯底的表面及溝槽內表面均形成一層犧牲介質層； 使用酸液清洗去除所述犧牲介質層； 在所述半導體襯底的表面及溝槽內表面均形成柵介質層。
5.如權利要求4所述的提高TMBS良率的工藝方法，其特徵在於，所述犧牲介質層的材質為氧化矽，所述酸液為氫氟酸。
6.如權利要求4所述的提高TMBS良率的工藝方法，其特徵在於，所述柵介質層的材質為氧化矽，採用熱氧化法形成。
7.如權利要求1所述的提高TMBS良率的工藝方法，其特徵在於，在所述溝槽內形成柵極的步驟包括: 在所述柵介質層表面形成柵極層； 刻蝕所述柵極層，形成柵極，刻蝕暴露出所述溝槽的頂部。
8.如權利要求1所述的提高TMBS良率的工藝方法，其特徵在於，所述第一阻擋介質層的材質為氧化矽，採用熱氧化法在所述柵極的表面形成。
9.如權利要求8所述的提高TMBS良率的工藝方法，其特徵在於，所述第一阻擋介質層的厚度範圍是500埃~1000埃。
10.如權利要求9所述的提高TMBS良率的工藝方法，其特徵在於，採用幹法刻蝕對所述第一阻擋介質層進行刻蝕。
11.如權利要求1所述的提高TMBS良率的工藝方法，其特徵在於，所述第二阻擋介質層的材質為氮化矽，採用化學氣相沉積形成。
12.如權利要求11所述的提高TMBS良率的工藝方法，其特徵在於，所述第二阻擋介質層的厚度範圍是500埃~700埃。
13.如權利要求12所述的提高TMBS良率的工藝方法，其特徵在於，採用幹法刻蝕對所述第二阻擋介質層進行刻蝕。
14.如權利要求1所述的提高TMBS良率的工藝方法，其特徵在於，所述層間介質層的材質為氧化矽，採用化學氣相沉積形成。
15.如權利要求14所述的提高TMBS良率的工藝方法，其特徵在於，所述層間介質層的厚度範圍是3000埃~5000埃。
16.如權利要求15所述的提高TMBS良率的工藝方法，其特徵在於，採用溼法刻蝕對所述層間介質層進行刻蝕。
【文檔編號】H01L21/00GK103985627SQ201410198290
【公開日】2014年8月13日 申請日期:2014年5月12日 優先權日:2014年5月12日
【發明者】王西政 申請人:上海先進半導體製造股份有限公司