交替排列的p型和n型半導體薄層的製備方法
2023-10-08 17:21:24 1
專利名稱：交替排列的p型和n型半導體薄層的製備方法
技術領域：
本發明涉及半導體製造工藝，特別是涉及超級結M0SFEFT耗盡區的交替排列的P型和N型半導體薄層的製備方法。
背景技術：
超級結MOSFET的耗盡區為交替排列的P型和N型半導體層，相對於傳統的MOSFET,其擊穿電壓受外延層摻雜濃度的影響較小，利用P型和N型半導體薄層在截至狀態下的相互耗盡，可以獲得較高的擊穿電壓。但交替排列的P型和N型半導體薄層的製造比較困難，目前基本上分為兩大類:一是多層外延加注入擴散；二是厚外延生長加深溝槽刻蝕與填充。第二類製造工藝比第一類更困難，但成本比第一類工藝低。對於第一類製造工藝，又可以細分為兩種:第一種如圖1所示，其第一半導體層2的摻雜介質由矽外延原位摻雜形成，第二摻雜介質3則通過注入和擴散形成。具體工藝步驟包括:步驟1，在半導體襯底I上生長第一半導體層2，圖1(1);步驟2，在預定窗口上進行第二摻雜介質3注入，圖1 (2);步驟3，重複步驟I和步驟2，直至半導體層的總厚度達到預定厚度，圖1 (3) (η-1);步驟4，最後進行第二摻雜介質3擴散，圖1 (η)。第二種如圖2所示，其P型和N型柱層都由摻雜介質注入和擴散來形成。具體工藝步驟包括:步驟I，第三半導體層6生長，圖2 (I)，但此第三半導體層6非摻雜或具有較低的摻雜濃度；步驟2，在第一預定窗口上進行第一摻雜介質7注入，在第二預定窗口上進行第二摻雜介質8注入，圖2(2);步驟3，重複步驟I和2，直至半導體層的總厚度達到預定厚度，圖2 (η-1);步驟4，最後進行摻雜介質擴散，圖2 (η)。對比這兩種製造工藝，第一種成本較第二種低，但工藝控制比較難，因為矽外延原位摻雜而形成的雜質濃度的精度很難滿足工藝的需求，從而導致生長的不穩定性；而第二種摻雜介質濃度都是由注入來完成，故精度比較高，但成本也高，所以尋找工藝穩定性好且成本不聞的工藝仍有意義。
發明內容
本發明要解決的技術問題是提供一種交替排列的P型和N型半導體薄層的製備方法，它工藝穩定性好，且製造成本低。為解決上述技術問題，本發明的交替排列的P型和N型半導體薄層的製備方法，包括以下步驟:I)在矽襯底上形成半導體層；2)打開預定窗口，並在同一窗口上對所述半導體層進行P型和N型摻雜介質注A ；3)重複步驟I)和2)，直至半導體層的總厚度達到預定厚度；4)對P型和N型摻雜介質進行擴散。
步驟I)中，所述半導體層非摻雜或具有較低的摻雜濃度(即該半導體層中的P型或N型雜質的濃度與後續注入並擴散的P型或N型摻雜介質的濃度相比很低，因此可以忽略)。所述P型摻雜介質為硼；所述N型摻雜介質為磷、砷、銻中的至少一種。本發明通過在同一位置進行P型和N型摻雜介質的注入，提高了超級結耗盡區結構的工藝穩定性，解決了外延工藝填充深溝槽後所產生的空洞缺陷問題；同時還降低了製造成本。
圖1是現有的交替排列的P型和N型半導體薄層的一種製造方法示意圖；圖2是現有的交替排列的P型和N型半導體薄層的另一種製造方法示意圖；圖3是本發明的交替排列的P型和N型半導體薄層的製造方法示意圖。圖中附圖標記說明如下:1:襯底2:第一半導體層3:第二摻雜介質4:第一半導體柱層5:第二半導體柱層6:第三半導體層7:第一摻雜介質8:第二摻雜介質9:外延層10:N型摻雜介質11:P型摻雜介質12:N型半導體柱層13:P型半導體柱層
具體實施例方式為對本發明的技術內容、特點與功效有更具體的了解，現結合圖示的實施方式，詳述如下:I)在高摻雜的N型(本實施例摻雜As)矽襯底I上生長本徵矽外延層9，如圖3 (I)所示。該矽外延層9的電阻率在30歐姆.釐米以上，厚度為2 15微米(本實施例中，厚度在7微米左右)。2)以光刻膠為掩模,打開預定窗口，窗口大小為0.5微米；然後,在同一預定窗口上同時進行N型和P型摻雜介質注入(即P型和N型雜質的注入位置相同)，如圖3 (2)所示。其中，P型摻雜介質11為B(硼)；N型摻雜介質10為P(磷)、As(砷)、Sb(銻)中的至少一種，本實施例中，N型摻雜介質10為As。3)重複步驟I)和2)，直至外延層9的總厚度達到預定厚度，如圖3(3) (n_l)所示。本實施例中，外延層9的總厚度在I 100微米之間,優選50微米。
4)在800 1200°C、0.1託 I個大氣壓條件下，對P型和N型摻雜介質進行擴散。由於在一定的溫度和壓力等條件下，P型和N型摻雜雜質在半導體層中的擴散係數不同(As擴散速度快，B擴散速度慢)，因此，在相同的注入位置擴散後，得到的兩個半導體柱層的寬度不相等，從而形成交替排列的P型和N型半導體薄層，見圖3(n)所示。例如，As橫向擴散後的總寬度為5微米，B橫向擴散後的總寬度為3微米，則可以形成P柱寬3微米、N柱寬4微米的交替排列的超級結的耗盡區。
權利要求
1.替排列的P型和N型半導體薄層的製備方法，其特徵在於，包括以下步驟: 1)在矽襯底上形成半導體層； 2)打開預定窗口，並在同一窗口上對所述半導體層進行P型和N型摻雜介質注入； 3)重複步驟I)和2)，直至半導體層的總厚度達到預定厚度； 4)對P型和N型摻雜介質進行擴散。
2.根據權利要求1所述的方法，其特徵在於，步驟I)中，所述矽襯底為高摻雜的N型矽襯底。
3.根據權利要求2所述的方法，其特徵在於，步驟I)中，所述半導體層為矽外延層。
4.根據權利要求3所述的方法，其特徵在於，所述矽外延層的電阻率為30歐姆.釐米以上，厚度為2 15微米。
5.根據權利要求1所述的方法，其特徵在於，步驟2)中，所述窗口大小為0.5微米。
6.根據權利要求1所述的方法，其特徵在於，步驟2)中，所述P型摻雜介質為硼；所述N型摻雜介質為磷、砷、銻中的至少一種。
7.根據權利要求1所述的方法，其特徵在於，步驟3)中，所述半導體層的總厚度為I 100微米。
全文摘要
本發明公開了一種交替排列的P型和N型半導體薄層的製備方法，包括步驟1)在矽襯底上形成半導體層；2)打開預定窗口，並在同一窗口上對所述半導體層進行P型和N型摻雜介質注入；3)重複步驟1)和2)，直至半導體層的總厚度達到預定厚度；4)對所述P型和N型摻雜介質進行擴散。本發明通過在同一位置進行P型和N型摻雜介質的注入，提高了超級結耗盡區結構製備工藝的穩定性，並同時降低了製造成本。
文檔編號H01L21/336GK103094106SQ20111033253
公開日2013年5月8日 申請日期2011年10月28日 優先權日2011年10月28日
發明者劉繼全 申請人:上海華虹Nec電子有限公司