集成電路結構的製作方法
2023-12-11 15:30:27 1
集成電路結構的製作方法
【專利摘要】本實用新型公開一種集成電路結構，包括：在襯底上的n型區域和p型區域二者之上的柵極電極；以及在通過去除矽鍺區域而留下的至少定義空間中與在所述n型區域之上的所述柵極電極相鄰的矽鍺碳區域。
【專利說明】集成電路結構
【技術領域】
[0001]本公開內容總體涉及製作互補金屬氧化物半導體集成電路，並且更具體地，涉及互補金屬氧化物半導體集成電路中的娃鍺碳(silicon germanium carbon)層的外延沉積。
【背景技術】
[0002]前沿技術需要在低功率操作的高性能。矽鍺碳(經常由「Si (Ge) (C) 」、「SiGe (C) 」或者「SiGe:C」中的任一項表示)層的外延生長可以是用於提高器件性能的有吸引力的解決方案。然而在互補MOS(CMOS)設計內的η溝道金屬氧化物半導體(NMOS)和ρ溝道MOS(PMOS)電晶體需要不同外延，從而產生在對一個電晶體類型執行外延時在保護另一電晶體類型中的挑戰。常規方法需要圖案化和在NMOS或者PMOS器件上使用附加間隔物，這降低器件性能、使集成很難並且導致所得電路上的不良缺陷率。
[0003]也就是說，因此在本領域中需要一種用於在製作CMOS集成電路期間外延沉積矽鍺碳層的改進工藝。
實用新型內容
[0004]本公開旨在提供一種用於在製作CMOS集成電路期間外延沉積矽鍺碳層的改進工藝。
[0005]本公開的一個方面提供一種集成電路結構，包括:
[0006]在襯底上的η型區域和ρ型區域二者之上的柵極電極；以及
[0007]在通過去除矽鍺區域而留下的至少定義空間中與在所述η型區域之上的所述柵極電極相鄰的矽鍺碳區域。
[0008]優選地，所述矽鍺碳區域鄰接在所述η型區域之上的所述柵極電極上的側壁間隔物。
[0009]優選地，還包括:
[0010]在所述側壁間隔物上並且在所述矽鍺碳區域之上的圖案化硬掩模的剩餘物。
[0011 ] 優選地，所述硬掩模剩餘物由氮化矽形成。
[0012]優選地，外延地生長所述矽鍺碳區域。
[0013]本公開的另一方面還提供另一種集成電路結構，包括:
[0014]在襯底上的η型區域和ρ型區域二者之上的柵極電極；
[0015]與在所述ρ型區域之上的所述柵極電極相鄰的矽鍺區域；
[0016]在所述ρ型區域上的結構之上的圖案化硬掩模；
[0017]用於在所述η型區域之上的所述柵極電極上的側壁間隔物上的所述硬掩模的材料的剩餘物；以及
[0018]與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的區域。
[0019]優選地，與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的所述區域是與在所述P型區域之上的所述柵極電極相鄰的所述矽鍺區域並行形成的矽鍺區域。
[0020]優選地，與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的所述區域是在所述硬掩模剩餘物之下外延生長的矽鍺碳區域。
[0021]優選地，所述硬掩模由氮化矽形成。
[0022]優選地，與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的所述區域是在所述側壁間隔物與從相接區域分離所述η型區域的隔離區域之間的區域。
[0023]本公開避免需要為NMOS或者PMOS電晶體形成和圖案化與柵極電極相鄰的單獨間隔物以便形成Si (Ge) (C)區域，簡化集成電路製作工藝流程中的Si (Ge) (C)形成的集成，而對器件性能和缺陷率的有害影響更少。[0024]在描述以下【具體實施方式】之前，闡明貫穿本專利文獻使用的某些字眼和短語的定義可以是有利的:術語「包括」及其派生詞意味著包括而不限於；術語「或者」為包含意義，
這意味著和/或；短語「與......關聯」和「與之關聯」及其派生詞可以意味著包括、被包
括在……內、與……互連、包含、被包含於……內、連接到或者與……連接、耦
合到或者與......耦合、可與......連通、與......配合、交織、並置、與......鄰近、限
於或者用......限定、具有、具有......的性質等；並且術語「控制器」意味著控制至少一
個操作的任何設備、系統或者其部分，可以在硬體、固件或者軟體中實施這樣的設備或者它們中的至少兩項的某一組合。應當注意，可以無論本地還是遠程地集中或者分布與任何特定控制器關聯的功能。貫穿本專利文獻提供用於某些字眼和短語的定義，本領域技術人員應當理解，在如果不是多數而為許多實例中，這樣的定義適用於這樣定義的字眼和短語的先前以及將來使用。
【專利附圖】
【附圖說明】
[0025]為了更完整理解本公開內容及其優點，現在參照結合附圖進行的以下描述，在附圖中，相同標號代表相同部分:
[0026]圖1A至圖1J是根據本公開內容的一個實施例的在用於平面襯底的雙外延CMOS集成工藝期間的半導體集成電路結構的一部分的截面圖；並且
[0027]圖2是圖示根據本公開內容的一個實施例的用於平面襯底的雙外延CMOS集成工藝的概略流程圖。
【具體實施方式】
[0028]以下討論的圖1A至圖2和用來在本專利文獻中描述本公開內容的原理的各種實施例僅通過示例而不應以任何方式解釋為限制公開內容的範圍。本領域技術人員將理解可以在任何適當布置的系統中實施本公開內容的原理。
[0029]用PMOS優先方案的集成意味著首先在每處生長矽鍺(SiGe)並且使用保護硬掩模(HM)，繼而為光刻步驟。然後用幹蝕刻執行簡單HM反應離子蝕刻(RIE)以從NMOS結構上的外延SiGe之上去除硬掩模，但是留下PMOS結構上的保護層。使用氯化氫(HCl)的蝕刻性質來選擇性地去除NMOS結構上的SiGe外延以選擇性地去除SiGe，這有別於僅矽(Si的)結構。可選地，首先用注入物非晶化並且然後選擇性地去除NMOS結構上的外延HM層，因為HCl氣體也可以比對非晶SiGe:C層的對應單晶相選擇性地去除非晶SiGe:C層。
[0030]圖1A至圖1J是根據本公開內容的一個實施例的在用於平面襯底的雙外延CMOS集成工藝期間的半導體集成電路結構的一部分的截面圖。圖2是圖示根據本公開內容的一個實施例的用於平面襯底的雙外延CMOS集成工藝的概略流程圖，並且以下結合圖1A至圖1J來討論。儘管圖示僅單個NMOS和PMOS電晶體對，但是本領域技術人員將理解，對於集成電路裸片上的和晶片內的許多不同裸片上的許多不同CMOS電晶體對使用相同工藝來並行形成相同結構。
[0031]本領域技術人員將認識到，圖1A至圖1J的結構儘管一般被繪製用於圖示近似相對尺寸或者尺度、但是未按比例繪製。本領域技術人員將進一步認識到，在附圖中未圖示或者這裡未描述用於形成集成電路和關聯結構的全工藝。取而代之，為了簡化和清楚，僅描繪和描述用於形成集成電路和關聯結構的工藝的如本公開內容特有的或者為了理解本公開內容而必需的部分。此外，雖然在附圖中圖示和這裡描述各種步驟，但是未暗示關於這樣的步驟的順序或者存在或者不存在居間步驟的限制。除非另有指明，完成如描繪或者描述為依次的步驟僅為了說明而未排除如果不是完全則至少部分以並行或者重疊方式實際執行相應步驟的可能性。
[0032]首先參照圖1A，作為用於根據本公開內容的雙外延CMOS集成的起點，集成電路結構100包括可選襯底101，在該襯底上形成各自用不同類型的雜質摻雜的半導體材料(例如矽)區域102-103以產生η型區域102和ρ型區域103。η型區域102和ρ型區域103被隔離區域104a相互電隔離並且被各自可以由(例如)二氧化矽形成的隔離區域104b和104c從襯底101上的相鄰集成電路結構電隔離。分別可以是二氧化矽和矽的層105a和105b以及層106a和106b形成於η型區域102和ρ型區域103之上。層106a和106b可以是摻雜或者未摻雜和/或摻雜區域可以形成於層106b中(或者層106a和106b中)。用於電晶體的柵極電極形成於Si(Ge) (C)層106a和106b上，並且在示例實施例中各自包括氮氧化鉿矽(HfSiON)柵極絕緣體107a和107b、氮化鈦(TiN)阻擋層108a和108b以及多晶矽柵極電極109a和109b。
[0033]根據本公開內容的雙外延CMOS集成工藝200始於在所有暴露的結構(即柵極電極和Si (Ge) (C)的相鄰暴露部分二者，以及隔離區域104a至104b)之上用低壓化學氣相沉積(LPCVD)形成保形氮化矽(SiN)層110 (步驟201)至近似9納米(nm)的厚度。如圖1B中所示，執行零損耗蝕刻(步驟202)以蝕刻和圖案化氮化矽層110，從而形成SiN間隔物111。在示例實施例中，通過以下步驟來執行SiN層110的蝕刻和圖案化:首先使用利用乙二醇稀釋的氫氟酸(HFEG)溶液，然後使用反應離子蝕刻以定向地去除SiN層110的部分而在柵極電極的側壁上留下顯著厚度的SiN，並且最終用氫氟(HF)酸蝕刻以去除層106a和106b之上的任何剩餘SiN，從而留下與柵極電極的兩側相鄰的SiN間隔物111。
[0034]如圖1C中所示，然後執行外延(步驟203)以在SiN間隔物111與隔離區域104a、104b和104c之間在層106a和106b的暴露表面上生長SiGe區域112a、112b、112c和112d。可以用適合於在P型區域103之上形成器件的雜質類型和濃度形成SiGe區域112a、112b、112c和112d。如圖1D中所示，然後在整個結構100之上形成硬掩模(HM) 113 (步驟204。可以利用任何硬掩模材料，諸如氮化矽。如圖1E中所示，在硬掩模113之上形成和圖案化光刻膠114以允許除了與柵極電極相鄰的部分或者剩餘物115之外在η型區域102之上通過RIE選擇性地去除硬掩模113 (步驟205)。由於SiN RIE工藝的選擇性而有可能用相對於SiGe層112a和112b的SiN RIE過蝕刻。在η型區域之上的硬掩模剩餘物115由於SiNRIE的定向性質而保留，但是對於工藝流程不是必需的並且在其它工藝中並不用作附加側壁間隔物的功能。取而代之，選擇性蝕刻允許甚至在硬掩模剩餘物115之下去除與η型區域102之上的柵極電極相鄰的SiGe區域112a和112b。外延生長然後允許形成Si (Ge) (C)區域取代SiGe區域112a和112b。與柵極電極相鄰的附加間隔物對於去除SiGe區域112a和112b以及外延生長Si (Ge) (C)取代SiGe區域112a和112b不是必需的。
[0035]參照圖1F，然後剝離抗蝕劑114，執行預清理，並且通過HCl蝕刻來去除η型區域102之上的SiGe (步驟206)。如圖1G中所示，然後執行外延(步驟207)以在層106a的暴露表面上生長Si (Ge) (C)區域116。形成Si (Ge) (C)區域116取代先前去除的、包括在硬掩模剩餘物115之下的SiGe區域112a和112b。如圖1H中所示，在ρ型區域103之上形成和圖案化抗蝕劑117以允許在層106a內注入磷酸硼鹽(BP)延伸(步驟208)。如圖1I中所示，剝離了抗蝕劑，並且去除了 P型區域103之上的硬掩模和硬掩模在η型區域102之上的剩餘部分(步驟209)。如圖1J中所示，然後執行最終間隔物形成、源極/漏極(S / D)注入和矽化(步驟210)。
[0036]本公開內容避免需要為NMOS或者PMOS電晶體形成和圖案化與柵極電極相鄰的單獨間隔物以便形成Si (Ge) (C)區域。基於用於SiGe的蝕刻劑比對(SiN)硬掩模的選擇性，可以從與柵極相鄰的硬掩模剩餘物之下去除SiGe區域。然後可以在那些硬掩模剩餘物之下外延生長Si (Ge) (C)區域。因此簡化集成電路製作工藝流程中的Si (Ge) (C)形成的集成，而對器件性能和缺陷率的有害影響更少。
[0037]雖然已經用示例實施例描述本公開內容，但是本領域技術人員可以想到各種改變和修改。旨在於本公開內容涵蓋如落入所附權利要求的範圍內的這樣的改變和修改。
【權利要求】
1.一種集成電路結構，其特徵在於，包括: 在襯底上的η型區域和P型區域二者之上的柵極電極；以及 在通過去除矽鍺區域而留下的至少定義空間中與在所述η型區域之上的所述柵極電極相鄰的矽鍺碳區域。
2.根據權利要求1所述的集成電路結構，其特徵在於，所述矽鍺碳區域鄰接在所述η型區域之上的所述柵極電極上的側壁間隔物。
3.根據權利要求2所述的集成電路結構，其特徵在於，還包括: 在所述側壁間隔物上並且在所述矽鍺碳區域之上的圖案化硬掩模的剩餘物。
4.根據權利要求3所述的集成電路結構，其特徵在於，所述硬掩模剩餘物由氮化矽形成。
5.根據權利要求4所述的集成電路結構，其特徵在於，外延地生長所述矽鍺碳區域。
6.一種集成電路結構，其特徵在於，包括: 在襯底上的η型區域和P型區域二者之上的柵極電極； 與在所述P型區域之上的所述柵極電極相鄰的矽鍺區域； 在所述P型區域上的結構之上的圖案化硬掩模； 用於在所述η型區域之上的所述柵極電極上的側壁間隔物上的所述硬掩模的材料的剩餘物；以及 與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的區域。
7.根據權利要求6所述的集成電路結構，其特徵在於，與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的所述區域是與在所述P型區域之上的所述柵極電極相鄰的所述矽鍺區域並行形成的矽鍺區域。
8.根據權利要求6所述的集成電路結構，其特徵在於，與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的所述區域是在所述硬掩模剩餘物之下外延生長的娃鍺碳區域。
9.根據權利要求8所述的集成電路結構，其特徵在於，所述硬掩模由氮化矽形成。
10.根據權利要求9所述的集成電路結構，其特徵在於，與在所述η型區域之上的所述柵極電極相鄰並且在所述硬掩模剩餘物之下的包含至少矽和鍺的所述區域是在所述側壁間隔物與從相接區域分離所述η型區域的隔離區域之間的區域。
【文檔編號】H01L29/161GK203659863SQ201320593791
【公開日】2014年6月18日 申請日期:2013年9月23日 優先權日:2012年11月16日
【發明者】N·勞貝特, B·普拉納撒蒂哈蘭 申請人:意法半導體公司, 國際商業機器公司