電壓模式驅動器的製造方法
2023-12-10 17:28:57 4
電壓模式驅動器的製造方法
【專利摘要】本發明提供一種產生反映磁頭前置放大器的寫事件的電流波形的方法。接收指示寫事件的輸入信號。生成與寫事件相對應的升壓脈衝和寫脈衝。利用半H-橋(210-1)使用升壓脈衝和寫脈衝產生寫信號的一部分。這是通過以下步驟產生：使第一CMOS開關(S1)無效並激活第二CMOS開關(S2)以使這部分寫信號從第一直流(DC)電壓轉變到第一峰值電壓；第一時間間隔之後，使第二CMOS開關(S2)無效並激活第三CMOS開關(S3)以使這部分寫信號從第一峰值電壓轉變到第二DC電壓；第二時間間隔後，使第三CMOS開關(S3)無效並激活第四CMOS開關(S4)以使這部分寫信號從第二DC電壓轉變到第二峰值電壓；以及第三時間間隔後，使第四CMOS開關(S4)無效並激活第一CMOS開關(S1)以使這部分寫信號從第二峰值電壓轉變到第一DC電壓。
【專利說明】
電壓模式驅動器
【技術領域】
[0001]本發明總體上涉及一種電壓模式驅動器，更具體地，涉及一種具有電壓模式驅動器的前置放大器。
【背景技術】
[0002]在硬碟驅動器(HDD)內，前置放大器通常用於利用磁頭執行讀寫操作。通常情況下，對於寫操作，前置放大器產生電流波形，電流波形使用DC電流極化磁碟內的磁性元素和過衝成分(overshoot component),以補償磁頭內的損耗。轉向圖1，能夠看到一種常規的前置放大器100的例子。前置放大器100通常用於硬碟驅動器(HDD)應用領域，用於向磁頭(通常是電感負載)提供寫信號。這種前置放大器100通常包括輸入緩衝器102-1、102-2和數字邏輯電路104(它包括持續時間發生器106-1和106-2、邏輯電路108-1和108-2以及H-橋)。雖然這個前置放大器100有效地驅動磁頭，但仍存在一些問題。換句話說，這種類型的前置放大器100成本高，因為它通常以矽-鍺(SiGe)工藝產生。這種前置放大器100能消耗大量的電力，並且能夠需要大的電源電壓(即，8V或10V)。因此，需要一種改進的前置放大器。
[0003]一些其他常規系統的例子為:美國專利號6285221 ;美國專利號7408313 ;美國專利號7656111 ;美國專利號7880989。
【發明內容】
[0004]描述的實施例提供一種裝置，其包括:輸入緩衝器；數字邏輯
[0005]電路，其與輸入緩衝器耦合，其中數字邏輯電路具有至少一個持續時間發生器和至少一個電平位移器；匹配電路，其被配置為驅動電感負載；第一半H-橋，其具有:第一CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第一電壓；第二 CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第二電壓；第三CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第三電壓；和第四CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第四電壓；和第二半H-橋，其具有:第五CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第一電壓；第六CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第二電壓；第七CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置為接收第三電壓；和第八CMOS開關，其經耦合以由數字邏輯電路控制，與匹配電路耦合，並被配置成接收第四電壓。
[0006]在一些實施方式中，數字邏輯電路還包括:第一電平位移器，其與持續時間發生器耦合，並且經耦合以控制第一、第二、第三和第四CMOS開關；以及第二電平位移器，其與持續時間發生器耦合，並經耦合以控制第五、第六、第七和第八CMOS開關。
[0007]在一些實施方式中,第一電壓大於第二電壓,並且其中第二電壓大於共模電壓，並且其中共模電壓大於第三電壓，並且其中第三電壓大於第四電壓。
[0008]在一些實施方式中，匹配電路還包括:第一電阻器，其被配置為接收共模電壓，並與第一和第四CMOS開關耦合；第二電阻器，其被配置為接收共模電壓，並與第二和第三CMOS開關耦合；第三電阻器，其與第一和第四CMOS開關耦合；第四電阻器，其與第二和第三CMOS開關耦合；以及第五電阻器，其與第三和第四電阻器耦合。
[0009]在一些實施方式中，第一和第二電阻器的電阻基本相同，並且其中第一和第二電阻器的電阻大於第三、第四和第五電阻器的電阻。
[0010]在一些實施方式中，第一、第二、第三、第四、第五、第六、第七和第八CMOS開關的每個還包括:多個偏置的MOS電晶體，它們以共源共柵結構耦合在一起；以及開關MOS電晶體，其與偏置的MOS電晶體中的至少一個耦合，並在其柵極與它的電平位移器耦合，以及在其漏極與匹配電路耦合。
[0011]在一些實施方式中，匹配網絡還包括與第五電阻器耦合的電感器。
[0012]在一些實施方式中，持續時間發生器還包括:反相器，其與輸入緩衝器耦合；轉換電路(slewing circuit),其與反相器稱合；第一級,其與反相器和轉換電路稱合；和第二級，其具有:第一邏輯電路，其與第一級耦合；和第二邏輯電路，其與第一級耦合。
[0013]在一些實施方式中，第一邏輯電路是NAND門，並且其中第二邏輯電路是NOR門。
[0014]在另一個實施例中，提供一種方法。該方法包括:接收指示寫事件的輸入信號；產生與寫事件相對應的升壓(boost)脈衝和寫脈衝；以及利用半H-橋，使用升壓脈衝和寫脈衝，通過下列過程產生寫信號的一部分:使第一 CMOS開關無效並激活第二 CMOS開關以使這部分寫信號從第一直流(DC)電壓轉變到第一峰值電壓；第一時間間隔之後，使第二 CMOS開關無效並激活第三CMOS開關以使這部分寫信號從第一峰值電壓轉變到第二 DC電壓；第二時間間隔之後，使第三CMOS開關無效並激活第四CMOS開關以使這部分寫信號從第二 DC電壓轉變到第二峰值電壓；以及在第三時間間隔之後，使第四CMOS開關無效並激活第一 CMOS開關以使這部分寫信號從第二峰值電壓轉變到第一 DC電壓。
[0015]在一些實施方式中，產生升壓脈衝和寫脈衝的步驟還包括:使輸入信號反相；將反相的輸入信號施加到轉換電路以產生轉換信號；邏輯組合轉換信號與延遲的輸入信號以產生升壓脈衝；以及邏輯組合轉換信號與延遲的反相輸入信號，以產生寫脈衝。
[0016]在一些實施方式中，邏輯組合轉換信號與延遲的輸入信號的步驟還包括，對轉換信號與延遲的輸入信號進行NAND操作。
[0017]在一些實施方式中，邏輯組合轉換信號與延遲的反相輸入信號的步驟還包括，對轉換信號與延遲的反相輸入信號進行NOR操作。
[0018]在一些實施方式中，提供一種裝置，其包括磁頭；和前置放大器，其具有:輸入緩衝器；持續時間發生器，其與輸入緩衝器耦合；第一電平位移器，其與持續時間發生器耦合；第二電平位移器，其與持續時間發生器耦合；與磁頭耦合的匹配電路；第一半H-橋，其具有:第一 CMOS開關，其經耦合以由第一電平位移器控制，與匹配電路耦合，並被配置為接收第一電壓；第二 CMOS開關，其經耦合以由第一電平位移器控制，與匹配電路耦合，並被配置為接收第二電壓；第三CMOS開關，其經耦合以由第一電平位移器控制，與匹配電路耦合，並被配置為接收第三電壓；第四CMOS開關，其經耦合以由第一電平位移器控制，與匹配電路耦合，並被配置為接收第四電壓，其中第一電壓大於第二電壓，並且其中第二電壓大於共模電壓，並且其中共模電壓大於第三電壓，以及其中第三電壓大於第四電壓；和第二半H-橋，其具有:第五CMOS開關，其經耦合以由第二電平位移器控制，與匹配電路耦合，並被配置為接收第一電壓；第六CMOS開關，其經耦合以由第二電平位移器控制，與匹配電路耦合，並被配置為接收第二電壓；第七CMOS開關，其經耦合以由第二電平位移器控制，與匹配電路耦合，並被配置為接收第三電壓；和第八CMOS開關，其經耦合以由第二電平位移器控制，與匹配電路耦合，並被配置為接收第四電壓。
[0019]在一些實施方式中，匹配電路還包括:第一電阻器，其被配
[0020]置為接收共模電壓，並與第一和第四CMOS開關耦合；第二電阻器，其被配置為接收共模電壓，並與第二和第三CMOS開關稱合；第三電阻器,其與第一和第四CMOS開關稱合；第四電阻器，其與第二和第三CMOS開關耦合；第五電阻器，其與第三和第四電阻器耦合；第六電阻器，其被配置為接收共模電壓，並與第五和第八CMOS開關耦合；第七電阻器，其被配置為接收共模電壓，並與第六和第七CMOS開關耦合；第八電阻器，其與第五和第八CMOS開關耦合；第九電阻器，其與第六和第七CMOS開關耦合；以及第十電阻器，其與第八和第九電阻器耦合。
[0021]在一些實施方式中,第一、第二、第六和第七電阻器的電阻基本相同。
[0022]在一些實施方式中，第一、第二、第三、第四、第五、第六、第七和第八CMOS開關的每個還包括:多個偏置的MOS電晶體，它們以共源共柵結構耦合在一起；以及開關MOS電晶體，其與偏置的MOS電晶體中的至少一個耦合，並在其柵極與它的電平位移器耦合，以及在其漏極與匹配電路耦合。
[0023]在一些實施方式中，匹配網絡還包括:第一電感器，其與第五電阻器耦合；以及第二電感器，其與第十電阻器耦合。
[0024]在一些實施方式中，持續時間發生器還包括:反相器，其與輸入緩衝器耦合；轉換電路，其與反相器耦合；第一級，其與反相器和轉換電路耦合；和第二級，其具有:第一邏輯電路，其與第一級耦合；和第二邏輯電路，其與第一級耦合。
[0025]在一些實施方式中，第一邏輯電路是NAND門，並且其中第二邏輯電路是NOR門。
【專利附圖】
【附圖說明】
[0026]圖1是常規前置放大器的示例的示意圖；
[0027]圖2是根據本發明的一種前置放大器的示例的示意圖；
[0028]圖3是圖2的半H-橋及匹配電路的示例的示意圖；
[0029]圖4是圖2的持續時間發生器的一部分的示例的示意圖；
[0030]圖5是圖3中所示的持續時間發生器的一部分的示例性操作的時序圖；
[0031]圖6是寫信號產生的時序圖；
[0032]圖7和圖8是圖3的匹配電路的功能的示例的示意圖。
【具體實施方式】
[0033]圖2-4示出一種示例性前置放大器200。與前置放大器100相似，前置放大器200能夠產生反映磁頭216的寫事件的電流波形，所述磁頭在具有(例如)約50 Ω的阻抗的互連件上以約10mA的峰值電流(例如)驅動。電流波形使用DC電流極化磁碟內的磁性元素和過衝成分以補償損耗。然而，其中一個區別是，前置放大器200採用常規CMOS工藝技術形成，並具有低導軌或電源電壓(即，約4.5V和約OV)。
[0034]為了能夠產生類似於前置放大器100產生的電流波形，前置放大器200採用電壓模式驅動器。電壓模式驅動器通常包括半H-橋210-1、210-2(其能夠產生被施加到磁頭216的差分寫信號的正負部分)和匹配電路214。如圖3所示，半H-橋210-1和210-2採用與電壓源212-1至212-4耦合的開關SI至S8。電壓源212-1至212-4分別產生電壓VTPEAK、VTDC, VBPEAK和VBDC，它們能夠在超過導軌或電源電壓(即，約4.5V和約0V)的範圍內。例如，電壓VTPEAK、VTDC、VBPEAK和VBDC能夠分別約為5V、約3.2V、約-1.2V和約-3V。可以採用常規高於導軌/低於導軌技術(above/below the rail technique)(例如那些採用充電泵的技術)產生這些VTPEAK、VTDC, VBPEAK和VBDC。通過使用電平位移器208-1和208-2控制開關SI至S8的切換，能夠選擇合適的電壓電平產生用於磁頭216的電流波形。
[0035]為了執行開關SI至S8的切換，期望允許小幅度的電壓擺幅(使用小電流)以改變數字邏輯電路204的開關SI至S8的狀態。為實現這個目的，SI至S8開關的每個被布置為偏置電晶體(即，電晶體 Ql, Q2，Q4，Q5，Q7，Q8，Q10, Qll, Q13，Q14，Q16，Q17，Q19，Q20，Q22和Q23)，利用偏置電壓(即，電壓VBl至VB8)使它們偏置，並與開關電晶體(即，電晶體Q3，Q6，Q9，Q12，Q15，Q18，Q21和Q24)共源共柵(cascode)。如圖所示，這些電晶體Ql至Q24是MOS電晶體(即，PMOS或NMOS電晶體)。如圖所示，例如，對於開關S2，PM0S電晶體Q4與電壓源212-1耦合，以便在其源極接收電壓VTPEAK。電晶體Q4也由電壓VB2 (其能夠，例如，約為2.4V)偏置，並與PMOS電晶體Q5共源共柵。電晶體Q5也由電壓VB3 (其能夠，例如，約為1.2V)偏置，並與開關電晶體Q6(其能夠，例如，由約OV和1.2V之間的電壓擺幅激活和無效)共源共柵。開關中可以採用更少或更多偏置電晶體(即，電晶體Q4和Q5)，並且這些偏置電晶體(即，電晶體Q4和Q5)能夠是，例如，為開關電晶體(即，電晶體Q6)的約2至3倍。
[0036]圖5示出對應於寫事件(或寫信號的一部分)的電流波形的產生的例子。對於這個例子，控制信號TPC、TDC、BDC和BTC相對於半H-橋210-1中的開關SI到S4示出，而為清楚說明起見，省略了半H-橋的互補信號。最初，在時刻Tl，當開始對應於寫事件的波形時，激活開關S2並無效開關S3。這允許寫信號從電壓VBDC轉變到電壓VTPEAK，以允許時間Tl和T2之間的時間間隔內的過衝。在時刻T2，信號TPC無效開關S2並且信號TDC激活開關SI，使得寫信號從電壓VTPEAK轉變為VTDC。對於時刻T2和T3的時間間隔，寫信號保持為電壓VTDC。在時刻T3，開關S4由信號BPC激活並且開關SI被無效。這允許時刻T3和T4之間的時間間隔內在電壓VBPEAK上的過衝。然後，在時刻T4，信號BPC和BDC，分別無效開關S4和激活開關S3，以將寫信號返回到電壓VBDC。
[0037]利用這種配置，輸出節點上的任何電容(即，前置放大器200耦合到互連件或磁頭216的位置)修改輸出阻抗伸長到前置放大器200中。由於採用CMOS電晶體(S卩，電晶體Q3)，在匹配方面存在缺點，因為CMOS電晶體的漏極電容通常比雙極電晶體的集電極電容大得多，並且由於靜電放電(ESD)結構(這傾向於電容性的)通常耦合到前置放大器200的輸出節點，能夠進一步使匹配複雜。這些失配能夠引起反射，這會退化寫信號。所以，為了消除失配問題，能夠採用匹配電路214(如圖2和圖3所示)。如圖所示，電阻器R1，R2，R7和R8接收共模電壓VCM，並與開關SI至S8耦合。此外，提供電阻器R3至R6，R9和R10。通常情況下，電阻器R3至R6，R9和RlO能夠是約30 Ω至50 Ω左右，而電阻器Rl，R2，R7和R8通常大於10倍(或更高)，例如，具有約2kQ的值。也可以包括匹配電感器LI和L2。因為電感器LI和L2 (通常情況下，不是磁耦合)與匹配電阻Rl至RlO串聯，電感器LI和L2能夠承受低Q值、電感器LI和L2的電感的大變化，和/或能夠承受電容器Cl和C2的匹配電容。採用這個的結果是，能夠顯著減少匹配電路214(如圖6和圖7所示)。
[0038]前置放大器200優於前置放大器100的另一個優點在於，減少了冗餘邏輯。如圖1所示，前置放大器100包括持續時間發生器106-1和106-2，而前置放大器200採用持續時間發生器206 (其在圖3和圖4中更詳細示出)。持續時間發生器206的輸出由電平位移器208-1和208-2使用。在操作中，輸入信號IN被提供給反相器302-1,並且反相輸入信號XIN被提供給轉換電路(通常包括NMOS電晶體Q25、電流源306和電容器C3)、反相器302-3(312級的反相器)和傳輸門304-1 (312級的傳輸門)。當反相輸入信號XIN被提供給轉換電路時，信號A開始轉換。一旦信號A開始轉換，NAND門308通過傳輸門304-2和反相器302-5開始輸出升壓脈衝(作為上升信號BST的部分)，而升壓脈衝的反相(作為反相升壓信號XBST的部分)通過反相器302-4和302-6輸出。一旦信號A變得足夠大時，它會使反相器302-2(以及，因此，反相信號AX)改變狀態，觸發升壓脈衝的結束。此外，當信號AX改變狀態時，NOR門310能夠通過反相器302-7和302-9輸出寫脈衝(作為寫信號WD的部分)以及通過傳輸門304-3和反相器302-8輸出反相寫脈衝(作為反相寫信號XWD的部分)。此外，為了能夠實現這些信號的正確對準，級312，314，316和318的每個中的分量具有大致相同的匹配延遲。例如，能夠包括附加NOR門(其接收「O」作為其輸入之一)和NAND門(其接收「I」作為其輸入之一)以提供延遲匹配。此外，可選地，數字邏輯電路204中可以使用多個持續時間發生器與電平位移器連用。
[0039]本領域涉及的技術人員將理解，在本發明的保護範圍內，可以對所描述的實施例進行各種修改，並且許多其他的實施例也是可能的。
【權利要求】
1.一種裝置，包括: 輸入緩衝器； 耦合到所述輸入緩衝器的數字邏輯電路，其中所述數字邏輯電路具有至少一個持續時間發生器和至少一個電平位移器； 匹配電路，其被配置為驅動電感負載； 第一半H-橋，其具有: 第一 CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收第一電壓； 第二 CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收第二電壓； 第三CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收第三電壓；和 第四CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收第四電壓；和第二半H-橋，其具有: 第五CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收所述第一電壓； 第六CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收所述第二電壓； 第七CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置為接收所述第三電壓；和 第八CMOS開關，其經耦合以由所述數字邏輯電路控制，與所述匹配電路耦合，並被配置成接收所述第四電壓。
2.根據權利要求1所述的裝置，其中所述數字邏輯電路進一步包括: 第一電平位移器，其與所述持續時間發生器耦合併經耦合以控制所述第一、第二、第三和第四CMOS開關；和 第二電平位移器，其與所述持續時間發生器耦合併經耦合以控制所述第五、第六、第七和第八CMOS開關。
3.根據權利要求2所述的裝置，其中所述第一電壓大於所述第二電壓，並且其中所述第二電壓大於共模電壓，並且其中所述共模電壓大於所述第三電壓，並且其中所述第三電壓大於所述第四電壓。
4.根據權利要求3所述的裝置，其中所述匹配電路進一步包括: 第一電阻器，其被配置為接收所述共模電壓，並與所述第一和第四CMOS開關耦合； 第二電阻器，其被配置為接收所述共模電壓，並與所述第二和第三CMOS開關耦合； 第三電阻器，其與所述第一和第四CMOS開關耦合； 第四電阻器，其與所述第二和第三CMOS開關耦合；和 第五電阻器，其與所述第三和第四電阻器耦合。
5.根據權利要求4所述的裝置，其中所述第一和第二電阻器的電阻基本相同，並且其中所述第一和第二電阻器的電阻大於所述第三、第四和第五電阻器的電阻。
6.根據權利要求5所述的裝置，其中所述第一、第二、第三、第四、第五、第六、第七和第八CMOS開關的每個進一步包括: 多個偏置的MOS電晶體，其以共源共柵結構耦合在一起；和 開關MOS電晶體，其與所述偏置的MOS電晶體中的至少一個耦合，並在其柵極與它的電平位移器耦合，以及在其漏極與所述匹配電路耦合。
7.根據權利要求6所述的裝置，其中所述匹配網絡進一步包括與所述第五電阻器耦合的電感器。
8.根據權利要求7所述的裝置，其中所述持續時間發生器進一步包括: 反相器，其與所述輸入緩衝器耦合； 轉換電路，其與所述反相器耦合； 第一級，其與所述反相器和所述轉換電路耦合；和 第二級，其具有: 第一邏輯電路，其與所述第一級耦合；和 第二邏輯電路，其與所述第一級耦合。
9.根據權利要求8所述的裝置，其中所述第一邏輯電路是NAND門，並且其中所述第二邏輯電路是NOR門。
10.一種方法，包括: 接收指示寫事件的輸入信號； 產生與所述寫事件相對應的升壓脈衝和寫脈衝；和 利用半H-橋，使用所述升壓脈衝和寫脈衝，通過下列步驟產生寫信號的一部分:使第一 CMOS開關無效並激活第二 CMOS開關以使所述寫信號的一部分從第一直流電壓即第一 DC電壓轉變到第一峰值電壓； 第一時間間隔之後，使所述第二 CMOS開關無效並激活第三CMOS開關以使所述寫信號的一部分從所述第一峰值電壓轉變到第二 DC電壓； 第二時間間隔之後，使所述第三CMOS開關無效並激活第四CMOS開關以使所述寫信號的一部分從所述第二 DC電壓轉變到第二峰值電壓；以及 第三時間間隔之後，使所述第四CMOS開關無效並激活所述第一 CMOS開關以使所述寫信號的一部分從所述第二峰值電壓轉變到所述第一 DC電壓。
11.根據權利要求10所述的裝置，其中產生所述升壓脈衝和寫脈衝的步驟進一步包括: 使所述輸入信號反相； 將所述反相的輸入信號施加到轉換電路以產生轉換信號； 邏輯組合所述轉換信號與延遲的輸入信號以產生所述升壓脈衝；以及 邏輯組合所述轉換信號與延遲的反相輸入信號以產生所述寫脈衝。
12.根據權利要求11所述的裝置，其中邏輯組合所述轉換信號與所述延遲的輸入信號的步驟進一步包括對所述轉換信號與所述延遲的輸入信號進行NAND操作。
13.根據權利要求12所述的裝置，其中邏輯組合所述轉換信號與所述延遲的反相輸入信號的步驟進一步包括對所述轉換信號與所述延遲的反相輸入信號進行NOR操作。
14.一種裝置，包括: 磁頭；和 前置放大器，具有: 輸入緩衝器； 持續時間發生器，其與所述輸入緩衝器耦合； 第一電平位移器，其與所述持續時間發生器耦合； 第二電平位移器，其與所述持續時間發生器耦合； 與所述磁頭耦合的匹配電路； 第一半H-橋，具有: 第一 CMOS開關，其經耦合以由所述第一電平位移器控制，與所述匹配電路耦合，並被配置為接收第一電壓； 第二 CMOS開關，其經耦合以由所述第一電平位移器控制，與所述匹配電路耦合，並被配置為接收第二電壓； 第三CMOS開關，其經耦合以由所述第一電平位移器控制，與所述匹配電路耦合，並被配置為接收第三電壓；和 第四CMOS開關，其經耦合以由所述第一電平位移器控制，與所述匹配電路耦合，並被配置為接收第四電壓，其中所述第一電壓大於所述第二電壓，並且其中所述第二電壓大於共模電壓，以及其中所述共模電壓大於所述第三電壓，並且其中所述第三電壓大於所述第四電壓；和 第二半H-橋具有: 第五CMOS開關，其經耦合以由所述第二電平位移器控制，與所述匹配電路耦合，並被配置為接收所述第一電壓； 第六CMOS開關，其經耦合以由所述第二電平位移器控制，與所述匹配電路耦合，並被配置為接收所述第二電壓； 第七CMOS開關，其經耦合以由所述第二電平位移器控制，與所述匹配電路耦合，並被配置為接收所述第三電壓；和 第八CMOS開關，其經耦合以由所述第二電平位移器控制，與所述匹配電路耦合，並被配置為接收所述第四電壓。
15.根據權利要求14所述的裝置，其中所述匹配電路進一步包括: 第一電阻器，其被配置為接收所述共模電壓，並與所述第一和第四CMOS開關耦合； 第二電阻器，其被配置為接收所述共模電壓，並與所述第二和第三CMOS開關耦合； 第三電阻器，其與所述第一和第四CMOS開關耦合； 第四電阻器，其與所述第二和第三CMOS開關耦合； 第五電阻器，其與所述第三和第四電阻器耦合； 第六電阻器，其被配置為接收所述共模電壓，並與所述第五和第八CMOS開關耦合； 第七電阻器，其被配置為接收所述共模電壓，並與所述第六和第七CMOS開關耦合； 第八電阻器，其與所述第五和第八CMOS開關耦合； 第九電阻器，其與所述第六和第七CMOS開關耦合；和 第十電阻器，其與所述第八和第九電阻器耦合。
16.根據權利要求15所述的裝置，其中所述第一、第二、第六和第七電阻器的電阻基本相同。
17.根據權利要求16所述的裝置，其中所述第一、第二、第三、第四、第五、第六、第七和第八CMOS開關的每個進一步包括: 多個偏置的MOS電晶體，其以共源共柵結構耦合在一起；和 開關MOS電晶體，其與所述偏置的MOS電晶體中的至少一個耦合，並在其柵極耦合到它的電平位移器，以及在其漏極耦合到所述匹配電路。
18.根據權利要求17所述的裝置，其中所述匹配網絡進一步包括: 第一電感器，其與所述第五電阻器耦合；和 第二電感器，其與所述第十電阻器耦合。
19.根據權利要求18所述的裝置，其中所述持續時間發生器進一步包括: 反相器，其與所述輸入緩衝器耦合； 轉換電路，其與所述反相器耦合； 第一級，其與所述反相器和所述轉換電路耦合；和 第二級，具有: 第一邏輯電路，其與所述第一級耦合；和 第二邏輯電路，其與所述第一級耦合。
20.根據權利要求19所述的裝置，其中所述第一邏輯電路是NAND門，並且其中所述第二邏輯電路是NOR門。
【文檔編號】G11B5/09GK104246879SQ201380020583
【公開日】2014年12月24日 申請日期:2013年4月26日 優先權日:2012年4月26日
【發明者】R·穆赫帕得亞, M·D·羅利 申請人:德克薩斯儀器股份有限公司