靜電放電保護元件的製作方法

2023-09-15 14:49:20

本發明是有關於一種靜電放電(electrostaticdischarge，esd)保護元件，且特別是有關於一種具有低電容瞬時電壓抑制(transientvoltagesuppression，tvs)二極體的靜電放電保護元件。

背景技術：

二極體(特別是瞬時電壓抑制二極體)通常具有低觸發電壓，因此，適用於晶片上(on-chip)靜電放電保護。稽納(zener)二極體為例示性瞬時電壓抑制二極體，其廣泛地用於靜電放電保護。舉例來說，具有與串聯耦接的兩個普通二極體並聯耦接的稽納二極體的靜電放電保護元件被發現適用於保護高頻cmos輸入/輸出(i/o)埠(port)。

相較於普通二極體，稽納二極體通常具有較高的摻雜濃度。由於此較高的摻雜濃度，稽納二極體中的結電容(junctioncapacitance)通常相對大，其影響被保護電路的速度。此外，在大電流下，電流擁塞可能會由於高鉗位電壓(clampingvoltage)而發生。

技術實現要素：

本發明提供一種靜電放電保護元件，其包括：電源鉗位電路以及隔離電路。電源鉗位電路包括第一稽納二極體與第二稽納二極體。第一稽納二極體的陰極耦接至第一電源供應線。第一稽納二極體的陽極耦接至第二稽納二極體的陽極。第二稽納二極體的陰極耦接至第二電源供應線。隔離電路包括第一隔離二極體與第二隔離二極體。第一隔離二極體的陰極耦接至第一電源供應線。第一隔離二極體的陽極耦接至第二隔離二極體的陰極以及被保護的電路。第二隔離二極體的陽極耦接至第二電源供應線。

本發明的特徵與優點將被闡述至下列部分描述中，依據所述描述，該部分將變得顯而易見，或是可通過本發明的實踐而習得。此特徵與優點可 通過所附的權利要求範圍中特別指出的構件的裝置以及組合來實現並且獲得。

應理解，如所述，上述一般敘述與下列的詳細說明僅為例示性與解釋性，而非限制本發明。

所附圖式包含且構成說明書的一部分，其說明本發明的數種實施例並與配合描述用以解釋本發明的原理。

附圖說明

圖1為依照一例示性實施例的一種靜電放電(esd)保護元件的電路圖。

圖2為圖1的靜電放電保護元件的剖面示意圖。

圖3a與3b分別為依照一例示性實施例的電源鉗位電路的剖面圖與等效電路。

圖4a與4b分別為依照一例示性實施例的隔離二極體的剖面圖與等效電路。

圖5a與5b分別為依照另一例示性實施例的隔離二極體的剖面圖與等效電路。

圖6a與6b分別為依照另一例示性實施例的隔離二極體的剖面圖與等效電路。

圖7a與7b分別為依照另一例示性實施例的隔離二極體的剖面圖與等效電路。

圖8為依照另一例示性實施例的隔離二極體的剖面圖。

【符號說明】

100：靜電放電保護元件

102：電源鉗位電路

102-1：第一稽納二極體

102-1a、102-2a、104-1a、104-2a：陽極

102-1b、102-2b、104-1b、104-2b：陰極

102-2：第二稽納二極體

104：隔離電路

104-1：上隔離二極體

104-2：下隔離二極體

106：埠耦接端點

202：半導體基底

204：深n型阱

206-1：第一p型阱

206-2：第二p型阱

208：絕緣隔離區

302-1：第一p型區

302-2：第二p型區

304-1：第一n型區

304-2：第二n型區

306-1：第一重摻雜n型區

306-2：第二重摻雜n型區

308：稽納p區

310：寄生npn雙極結電晶體結構

400、500、600、700、800：隔離二極體

402-1：第一n型阱

402-2：第二n型阱

404：重摻雜p型區

406：第三重摻雜n型區

408：共享p區

410：柵流管等效結構

412：寄生pnp雙極結電晶體

414：寄生npn雙極結電晶體

416：寄生柵流管結構

502：第四重摻雜n型區

504：寄生阻斷二極體結構

506：寄生pnp雙極結電晶體結構

602：第三n型區

604：寄生電阻器

gnd：第二電源供應線

vdd：第一電源供應線

x：距離

具體實施方式

本發明的實施例包括一種具有低電容瞬時電壓抑制(tvs)二極體的靜電放電(esd)保護元件。

在下文中，本發明的實施例將參照圖式進行說明。在整個圖式中，儘可能使用相同的標號來表示相同或相似的構件。

圖1為本發明的實施例的靜電放電保護元件100的電路圖。靜電放電保護元件100包括電源鉗位電路102與隔離電路104。電源鉗位電路102與隔離電路104分別耦接在供應電源供應電壓的第一電源供應線vdd與供應電路參考電壓(像是接地)的第二電源供應線gnd之間。

電源鉗位電路102包括串聯耦接的第一稽納二極體102-1與第二稽納二極體102-2。如圖1所示，第一稽納二極體102-1與第二稽納二極體102-2以背對背(back-to-back)架構耦接。也就是說，第一稽納二極體102-1的陽極102-1a耦接至第二稽納二極體102-2的陽極102-2a。此外，第一稽納二極體102-1的陰極102-1b與第二稽納二極體102-2的陰極102-2b分別耦接至第一電源供應線vdd與第二電源供應線gnd。

隔離電路104包括串聯耦接的上隔離二極體104-1與下隔離二極體104-2。如圖1所示，上隔離二極體104-1與下隔離二極體104-2以相同極性(polarity)耦接，亦即，下隔離二極體104-2的陰極104-2b耦接至上隔離二極體104-1的陽極104-1a。因此，上隔離二極體104-1的陰極104-1b與下隔離二極體104-2的陽極104-2a分別耦接至第一電源供應線vdd與第二電源供應線gnd。上隔離二極體104-1與下隔離二極體104-2之間的埠耦接端點106耦接至被靜電放電保護元件100所保護的電路的輸入/輸出(i/o)埠。輸入/輸出(i/o)埠可例如是數字視頻接口(dvi)顯示埠、通用串行總線(usb)埠或高畫質多媒體接口(hdmi)埠。在本發明中，上隔離二極體104-1與下隔離二極體104-2中的至少一者包 括柵流管等效結構(thyristor-equivalentstructure)，如下所述。在一些實施例中，上隔離二極體104-1與下隔離二極體104-2其中之一不包括晶柵管等效結構，但可為普通二極體。

雖然圖1所示的靜電放電保護元件100包括一個隔離電路104。然而，依據被保護的i/o埠數量，本發明的靜電放電保護元件可包括多於一個的隔離電路104。

圖2為本發明實施例的靜電放電保護元件100的剖面示意圖。如圖2所示，靜電放電保護元件100形成在半導體基底202中。半導體基底202可以是p型半導體基底，例如是p型矽基底。此外，半導體基底202可以是絕緣體上矽(silicon-on-insulator，soi)基底。靜電放電保護元件100包括形成在半導體基底202中的深n型阱(dnw)204。深n型阱204摻雜n型摻質，例如是磷或砷，其摻雜濃度約1×1016cm-3至約5×1016cm-3。在一些實施例中，深n型阱204可被n型磊晶層取代。

如圖2所示，電源鉗位電路102形成在第一p型阱(pwell)206-1中。上隔離二極體104-1與下隔離二極體104-2分別形成在這些第二p型阱206-2的一者中。第一p型阱206-1與第二p型阱206-2摻雜p型摻質，例如是硼，其摻雜濃度約1×1017cm-3至約5×1017cm-3。在圖2中，上隔離二極體104-1與下隔離二極體104-2具有相似的結構。在其他實施例中，如上述，上隔離二極體104-1與下隔離二極體104-2可具有不同結構，且所述隔離二極體之一可具有與本發明所述結構不同的普通二極體結構。

靜電放電保護元件100更包括絕緣隔離區208，其經設置以隔離各種摻雜區。在圖2中，將場氧化隔離區繪示為絕緣隔離區208的一種示例。在其他實施例中，絕緣隔離區208可包括不同隔離結構，例如是淺溝渠隔離或深溝渠隔離。

圖3a為圖2的電源鉗位電路102的放大剖面圖。如圖3a所示，電源鉗位電路102更包括形成在第一p型阱206-1中的第一p型區302-1與第二p型區302-2。第一p型區302-1與第二p型區302-2摻雜p型摻質，例如是硼，其摻雜濃度約5×1017cm-3至約1×1018cm-3。在其他實施例中，第一p型區302-1與第二p型區302-2的摻雜濃度分別高於第一p型阱206-1的摻雜濃度。

電源鉗位電路102亦包括覆蓋部分第一p型區302-1的第一n型區304-1以及覆蓋部分第二p型區302-2的第二n型區304-2。第一n型區304-1與第二n型區304-2摻雜n型摻質，例如是磷或砷，其摻雜濃度約1×1018cm-3至約1×1019cm-3。第一重摻雜n型(n+)區306-1與第二重摻雜n型區306-2分別形成在第一n型區304-1與第二n型區304-2上。在本發明中，重摻雜n型區是指n型摻質的摻雜濃度高於2×1019cm-3的區域。舉例來說，第一重摻雜n型區306-1與第二重摻雜n型區306-2摻雜n型摻質，例如是磷或砷，其摻雜濃度約2×1019cm-3至約5×1019cm-3。在本發明中，第一重摻雜n型區306-1與第二重摻雜n型區306-2分別當作第一稽納二極體102-1與第二稽納二極體102-2的n端接觸層。因此，第一重摻雜n型區306-1耦接至第一電源供應線vdd，而第二重摻雜n型區306-2耦接至第二電源供應線gnd。在一些實施例中，從上視圖來看，當作接觸層以耦接至外部電子元件(例如是第一電源供應線以及/或第二電源供應線)的第一重摻雜n型區306-1、第二重摻雜n型區306-2以及如下述的其他重摻雜區的形狀可例如是六邊形、八邊形或圓形。

如圖3a所示，第一n型區304-1與第二n型區304-2夾住部分第一p型阱206-1，此處可視為稽納p區308。如圖3a所註記，第一n型區304-1與稽納p區308構成第一稽納二極體102-1的基本結構，而第二n型區304-2與稽納p區308構成第二稽納二極體102-2的基本結構。

此外，如圖3a所示，由於形成在第一p型阱206-1中的電源鉗位電路102為對稱的背對背架構，因此，除了第一稽納二極體102-1與第二稽納二極體102-2之外，在電源鉗位電路102內還形成寄生npn雙極結電晶體(bipolar-junctiontransistor，bjt)結構310。寄生npn雙極結電晶體結構310包括第一n型區304-1、第二n型區304-2、第一p型區302-1、第二p型區302-2以及第一p型阱206-1。第一n型區304-1與第二n型區304-2分別當作寄生npn雙極結電晶體結構310的集極(collector)與射極(emitter)。第一p型阱206-1當作寄生npn雙極結電晶體結構310的基極(base)。圖3a結構的等效電路如圖3b所示，其使用虛線來表示寄生npn雙極結電晶體結構310。

在本發明中，除了通過第一稽納二極體102-1與第二稽納二極體102-2 形成電流路徑之外，寄生npn雙極結電晶體結構310亦形成另外的電流路徑。當靜電放電電壓高時，寄生npn雙極結電晶體結構310被開啟，過多的靜電放電電流可被傳導流經寄生npn雙極結電晶體結構310。如此一來，電源鉗位電路102的電流傳導能力被提升，且相較於習知的靜電放電保護元件，電源鉗位電路102可處理較大的靜電放電電流。此外，相較於第一稽納二極體102-1與第二稽納二極體102-2，由於寄生npn雙極結電晶體結構310形成在元件結構中相對深的位置，因此，過多的靜電放電電流可被傳導流經此較深路徑。如此一來，便可減少電源鉗位電路102的表面處的電流擁塞。

圖4a為本發明的例示性隔離二極體400的剖面圖。如上述，隔離二極體400可被實施為上隔離二極體104-1與下隔離二極體104-2其中之一者或兩者。如圖4a所示，隔離二極體400包括形成在p型阱206-2中的第一n型阱(nwell)402-1與第二n型阱402-2。第一n型阱402-1與第二n型阱402-2摻雜n型摻質，例如是磷或砷，其摻雜濃度約5×1017cm-3至約1×1018cm-3。隔離二極體400更包括分別形成在第一n型阱402-1與第二n型阱402-2上的重摻雜p型(p+)區404與第三重摻雜n型區406。在本發明中，重摻雜p型區是指p型摻質的摻雜濃度高於2×1019cm-3的區域。舉例來說，重摻雜p型區404摻雜p型摻質，例如是硼，其摻雜濃度約2×1019cm-3至約5×1019cm-3。而第三重摻雜n型區406摻雜n型摻質，例如是磷或砷，其摻雜濃度約2×1019cm-3至約5×1019cm-3。本發明的重摻雜p型區404與第三重摻雜n型區406分別當作隔離二極體400的p端接觸層與n端接觸層。取決於隔離二極體400用以當作上隔離二極體104-1或下隔離二極體104-2，重摻雜p型區404與第三重摻雜n型區406分別耦接至i/o埠與第一電源供應線vdd，或是分別耦接至第二電源供應線gnd與i/o埠。

如圖4a所示，第一n型阱402-1與第二n型阱402-2夾住部分第二p型阱206-2，此處可視為共享p區408。如圖4a所註記，重摻雜p型區404、第一n型阱402-1、共享p區408以及第二n型阱402-2構成柵流管等效結構410。此外，重摻雜p型區404、第一n型阱402-1以及第二p型阱206-2形成寄生pnp雙極結電晶體412。相似地，第一n型阱402-1、 第二p型阱206-2以及第二n型阱402-2形成寄生npn雙極結電晶體414。寄生pnp雙極結電晶體412與寄生npn雙極結電晶體414構成寄生柵流管結構416，於此亦可視為寄生矽控整流器(silicon-controlledrectifier，scr)結構。隔離二極體400的等效電路如圖4b所示，其使用虛線來表示寄生矽控整流器結構416。

在本發明中，當施加在第三重摻雜n型區406與重摻雜p型區404之間的電壓(即逆向偏壓)增加，第二n型阱402-2與共享p區408之間的界面處的空乏區以及第一n型阱402-1與共享p區408之間的界面處的空乏區擴大。當此逆向偏壓大到某種程度，所述兩個空乏區互相連接，第一n型阱402-1與第二n型阱402-2之間便會形成電路徑，其稱為「擊穿(punch-through)」情況。在此情況下，第一n型阱402-1與第二n型阱402-2等同為形成一個n型區，因此，柵流管等效結構410的功能等同為逆偏二極體(reverse-biaseddiode)。此外，擊穿亦觸發寄生柵流管結構416的開啟。與電源鉗位電路102中的寄生npn雙極結電晶體結構310相似，經開啟的寄生柵流管結構416提供一額外、較深的電流路徑，以傳導靜電放電電流。

在本發明中，第一n型阱402-1與第二n型阱402-2之間的距離x可經選擇以改善隔離二極體400的效能。舉例來說，距離x應夠短以允許當靜電放電發生時擊穿發生。短的距離x亦能增加寄生pnp雙極結電晶體412的增益，並藉此改善寄生柵流管結構416的電流傳導能力。另一方面來看，在低逆向偏壓下，距離x應夠長使得隔離二極體400不會被開啟。也就是說，隔離二極體400不會因為第一電源線vdd的電壓的相對小的波動而被意外觸發，其中上述電壓並非來自靜電放電事件。在一些實施例中，距離x介於約0.2微米至約5微米之間。

圖5a為本發明的另一例示性隔離二極體500的剖面圖。隔離二極體500與隔離二極體400相似，除了隔離二極體500更包括形成於重摻雜p型區404中的第四重摻雜n型區502。第四重摻雜n型區502摻雜n型摻質，例如是磷或砷，其摻雜濃度約2×1019cm-3至約5×1019cm-3。與重摻雜p型區404相似，取決於隔離二極體500用以當作上隔離二極體104-1或下隔離二極體104-2，第四重摻雜n型區502耦接至i/o埠或第二電 源供應線gnd。舉例來說，第四重摻雜n型區502與重摻雜p型區404能通過配線耦接在一起，然後耦接至i/o埠或第二電源供應線gnd。

如圖5a所註記，第四重摻雜n型區502(加上第一n型阱402-1)與第二p型阱206-2形成寄生阻斷二極體結構504。寄生阻斷二極體結構504與由重摻雜p型區404、第一n型阱402-1以及第二p型阱206-2所形成的寄生pnp雙極結電晶體結構506並聯耦接。隔離二極體500的等效電路如圖5b所示，其使用虛線來表示寄生矽控整流器結構416、寄生阻斷二極體結構504以及寄生pnp雙極結電晶體結構506。在本發明中，寄生阻斷二極體結構504用以阻斷電流抵達基底202，從而減少漏電流。其改善了寄生矽控整流器結構416的效能，以避免閂鎖(latch-up)並防止電路損害。

圖6a為本發明的另一例示性隔離二極體600的剖面圖。隔離二極體600與隔離二極體400相似，除了隔離二極體600更包括形成在第一n型阱402-1下方以及第二p型阱206-2中的第三n型區602。第三n型區602摻雜n型摻質，例如是磷或砷，其摻雜濃度約5×1018cm-3至約1×1019cm-3。在一些實施例中，第三n型區602的摻雜濃度高於第一n型阱402-1的摻雜濃度。所屬技術領域通常知識者知道寄生pnp雙極結電晶體412、506中的主要電流為空穴流，其也是閂鎖的主要因素。第三n型區602中較高的摻雜濃度提供較多的電子與空穴流中的空穴再結合，使得閂鎖不容易發生。

如圖6a所註記，第三n型區602形成寄生電阻器604，其與pnp雙極結電晶體506耦接。隔離二極體600的等效電路如圖6b所示，其使用虛線來表示寄生矽控整流器結構416、寄生pnp雙極結電晶體結構506以及寄生電阻器604。在本發明中，寄生電阻器604像是寄生阻斷二極體結構504，其減少從重摻雜p型區404抵達基底202的電流量，進而減少漏電流。

圖7a與7b分別為本發明的另一例示性隔離二極體700的剖面圖與等效電路。隔離二極體700與隔離二極體400相似，除了隔離二極體700更包括第四重摻雜n型區502以及第三n型區602。也就是說，隔離二極體700可被視為隔離二極體500與隔離二極體600的組合。因此，寄生阻 斷二極體結構504與寄生電阻器604皆形成在隔離二極體700中。如此一來，便可更進一步改善隔離二極體700阻斷電流抵達基底202的能力，進而減少漏電流。

如上述實施例，隔離二極體具有水平非對稱結構。在其他實施例中，隔離二極體可具有水平對稱結構。本發明的隔離二極體可包括上述例示性隔離二極體之一及其水平鏡像的組合，並加上些許微調，像是根據需要減少一個或更多個的絕緣隔離區208。舉例來說，圖8為具有本發明的實施例的水平對稱結構的例示性隔離二極體800的剖面圖。如圖8所示，隔離二極體800被視為隔離二極體700與隔離二極體700的水平鏡像的組合。隔離二極體800與隔離二極體700在功能與等效電路上相似，因此，於此便不再贅述隔離二極體800的詳細說明。

對所屬技術領域中具有通常知識者而言，在參酌本發明於本文中所揭露的說明書與實踐後，本發明的其他實施例將顯而易見。說明書與實例僅應當作例示，本發明的真正範疇與精神為下列權利要求範圍所述。