一種均勻信道化的實現方法與流程
2023-09-13 19:08:10
本發明涉及數位訊號處理技術領域，特別是一種數字信道化的實現方法。
背景技術：
數字信道化是一種重要的數位訊號處理方法，有著廣泛的應用。目前實現數字信道化的平臺有DSP、FPGA、ASIC等，用DSP等通用數位訊號處理器實現會受限於運行速度慢、數據吞吐量不足，用FPGA、ASIC這類硬體性質的晶片實現會受限於資源、面積。目前實現數字信道化的方法有兩種：①基於低通濾波器組的數字信道化；②基於多相濾波結構的數字信道化。
低通濾波器組的數字信道化結構中，先用一組數字下變頻將信號的不同頻帶變到基帶，再通過一組低通濾波器濾出不同頻帶的基帶信號，再抽取。低通濾波器組結構的信道化資源消耗巨大、運算浪費嚴重，不適合直接實現。
多相濾波結構的數字信道化是由低通濾波器組結構推導出來的高效結構，能大幅度減少所需要的運算量。多相濾波結構是先將輸入信號抽取，然後用原型濾波器的多相分量進行濾波，最後對多路濾波的輸出進行DFT運算得到各信道的輸出。多相濾波結構將抽取轉移到濾波前面，每個支路共享一個原型濾波器，可以用FFT運算代替DFT運算。與低通濾波器組相比，多相濾波結構能大量減少運算量，是目前信道化的首選方法。但是在FPGA、ASIC中實現多相濾波結構還存在一些問題，抽取後數據率降低很多，如果以抽取後的數據率進行後續運算，不能充分發揮FPGA、ASIC的高速性能，資源浪費嚴重；如果以抽取前的數據率進行後續運算，採用時分復用的方式進行後續運算，雖然能充分發揮FPGA、ASIC的高速特性、降低資源消耗，但是需要處理跨時鐘域問題、控制也將變得很複雜。
技術實現要素：
為了解決上述技術問題，本發明提供了一種新的高效信道化結構，運算量與多相濾波信道化結構相當。在FPGA、ASIC中實現該結構時，整個結構都能以最快的時鐘運行，既能充分發揮FPGA、ASIC的高速特性、降低資源消耗，也不需要複雜的控制。
本發明提供的一種均勻信道化的實現方法，其特徵在於，包括：
確定信道化數目：根據每個信道帶寬與信號的採樣率確定信道化的數目D；D取偶數；
設計低通濾波器：低通濾波器h1[n]的係數個數不為D的整數倍時，則在h1[n]的後面補零得到h[n]，h[n]的係數個數是D的N倍；N為正整數；
濾波器係數分組：倒序h[n]的係數得到h2[n]，將h2[n]的N×D個係數順序、均勻分成N組，每組係數為D個；
信道化偶數輸出：輸入信號x[n]分別延遲KD，K＝0,1,…,N-1，得到N路信號，N路信號在節拍控制下按D個數據為一幀分別與N組濾波器係數中的D個係數相乘並對應相加，得到D個數據輸出，再對這D個數據進行D點DFT運算即得到D個信道化偶數輸出結果；
信道化奇數輸出：輸入信號x[n]分別延遲KD+D/2，K＝0,1,…,N-1，得到N路信號，N路信號在節拍控制下按D個數據為一幀分別與N組濾波器係數中的D個係數相乘並對應相加，得到D個數據輸出，再對這D個數據進行D點DFT運算，對DFT運算得到的D個數據中序號為奇數的數據再分別乘以-1，即得到D個信道化奇數輸出結果，DFT運算得到的D個數據的序號依次為0、1、2、…、D-1；
輸出信道化結果：根據控制節拍，交替輸出信道化偶數輸出結果和信道化奇數輸出結果。
優選的，D為不小於fs/BW的偶數，其中fs為信號的採樣率，BW為每個信道的帶寬。
優選的，設計低通濾波器的步驟中：採用信道一半交疊的方式劃分信道，在阻帶抑制需求下得到低通濾波器h1[n]。
由於採用了上述技術方案，本發明具有以下優點：
本發明能充分利用FPGA、ASIC上的資源高效地實現均勻信道化。本發明所有運算都在同一個時鐘控制下進行，不存在抽取操作、時鐘域過渡、資源時分復用等，同時結構簡單，非常適合在硬體上實現。
附圖說明
本發明將通過例子並參照附圖的方式說明，其中：
圖1為本發明的數據處理流程圖。
圖2為本發明中低通濾波器的時頻特性圖。
圖3為驗證實驗中的輸入信號時頻圖。
圖4為本發明通道1輸出結果與信道1中心頻率變頻濾波結果對比。
圖5為本發明通道2輸出結果與信道2中心頻率變頻濾波結果對比。
具體實施方式
本說明書中公開的所有特徵，或公開的所有方法或過程中的步驟，除了互相排斥的特徵和/或步驟以外，均可以以任何方式組合。
本說明書中公開的任一特徵，除非特別敘述，均可被其他等效或具有類似目的的替代特徵加以替換。即，除非特別敘述，每個特徵只是一系列等效或類似特徵中的一個例子而已。
如圖1所示，本發明為實現上述目的，本發明包括以下步驟：
確定信道化數目：根據系統對每個信道帶寬的需求和信號的採樣率可確定信道化的數目D，具體的D為不小於fs/BW的偶數，其中fs為信號的採樣率，BW為每個信道的帶寬。
本發明中採用信道一半交疊的方式劃分信道，為保證不模糊，信道化後的抽取率為D/2，故D應為偶數。
設計低通濾波器：採用信道一半交疊的方式劃分信道，在阻帶抑制需求下得到低通濾波器h1[n]。如果濾波器係數的個數不是D的整數倍，則在h1[n]的後面補零得到h[n]，使h[n]的係數的個數是D的N倍，h[n]即為設計的低通濾波器表達式。
信道一半交疊是指每個信道的單邊過渡帶(高或低)是通帶的一半，畫出每個信道的幅頻曲線，相鄰信道有一半的帶寬是重疊的，且所有信道的通帶之和覆蓋整個帶寬。
濾波器係數分組：倒序h[n]的係數得到h2[n]，將h2[n]的N×D個係數順序、均勻分成N組，每組係數為D個。N組係數分別對應圖1中的CoefVec1、CoefVec2、…、CoefVecN。
信道化偶數輸出：輸入信號x[n]分別延遲KD(K＝0,1,…,N-1)，得到N路信號，N路信號在節拍控制下按D個數據為一幀分別與N組濾波器係數相乘並對應相加得到D個數據，再對這D個數據進行D點DFT運算即得到D個信道下變濾波抽取D/2後的偶數輸出結果。
這裡的相乘並對應相加是指N路信號在節拍控制下分別輸出一幀數據，N路信號的一幀數據(D點數據)分別與N組濾波器係數對應相乘(每組包含D個係數)，之後N路信號的第一個乘積結果相加得到即將進行DFT運算的第一個輸入數據點，N路信號的第二個乘積結果相加得到即將進行DFT運算的第二個輸入數據點，依次類推，N路信號的第D個乘積結果相加得到即將進行DFT運算的第D個輸入數據點。
信道化奇數輸出：輸入信號x[n]分別延遲KD+D/2(K＝0,1,…,N-1)得到N路信號，N路信號在節拍控制下按D個數據為一幀分別與所述N組濾波器係數相乘並對應相加得到D個數據點，再對這D個數據點進行D點DFT運算。再將D點DFT運算的結果中序號為基數的數據分別乘以-1，即得到D個信道下變濾波抽取D/2後的奇數輸出結果。設DFT運算結果為m[0]、m[1]、m[2]、…、m[D-1]，將其中序號為1、3、5、…、D-1的數據乘以-1(D為偶數)，序號為偶數的數據不變，作為D個信道下變濾波抽取D/2後的奇數輸出結果，即結果為m[0]、-m[1]、m[2]、-m[3]、…、-m[D-1]。
本步驟中的相乘並對應相加的含義與前一步驟相同。
輸出信道化結果：根據控制節拍，交替輸出信道化偶數輸出和信道化奇數輸出，輸出的數據流即為D個信道下變濾波抽取D/2後的結果。
從圖1數據處理流程圖可以看出，該方法在DFT運算前不存在抽取，抽取是通過滑幀DFT實現的，具有適合硬體實現的優點。應用本發明在FPGA、ASIC上實現信道化時，能充分利用這類器件的高速特性。
為了證明本發明與傳統的低通濾波器組方法有相同的效果，實驗輸入時域上重疊、頻域上可分的兩個信號的和，分別用本方法與低通濾波器組方法進行信道化，並對比相同信道的結果。
設置仿真條件為：採樣率為800Hz，仿真時間為2s；信號1是起始頻率為51Hz，調頻斜率為2Hz/s的線性調頻信號；信號2是頻率為103Hz的單載頻信號；原型低通濾波器是用MATLAB濾波器工具設計的，通帶頻率為25Hz，截止頻率為50Hz；信道化數目為D＝16。圖2是原型低通濾波器的時頻圖，圖3是兩個信號和的時頻圖。
圖4和圖5是兩種方法信道化後存在信號的信道輸出對比。兩圖左邊的圖是本方法信道化後的信號，右邊的圖是用本方法相應信道的中心頻率對輸入信號下變頻，然後通過低通濾波器，再抽取後的結果。從圖中可以看出，本方法確實和濾波器組信道化方法具有相同的效果。
本發明並不局限於前述的具體實施方式。本發明擴展到任何在本說明書中披露的新特徵或任何新的組合，以及披露的任一新的方法或過程的步驟或任何新的組合。