一種用於並發訪問的數據存儲器仲裁電路及仲裁方法
2023-09-13 02:11:50 1
一種用於並發訪問的數據存儲器仲裁電路及仲裁方法
【專利摘要】一種用於並發訪問的數據存儲器仲裁電路，包括：—用於連接外設通道請求接口的外設DMA通道一級仲裁模塊，以固定優先級仲裁策略將請求同一存儲器BLOCK的通道按從高優先級到低優先級排列；—用於連接本地訪存通道和核間訪存通道的訪存通道一級仲裁模塊；—用於連接外設DMA通道一級仲裁模塊和訪存通道一級仲裁模塊的外設DMA通道與訪存通道的二級仲裁模塊；—原子操作指令保護模塊，為每個存儲器BLOCK設置原子操作保護標誌位。本發明孩提供了一種用於並發訪問的數據存儲器的仲裁方法。本發明的優點在於：為多路外設DMA通道和多路訪存通道並發請求多埠數據存儲器提供了有效的仲裁策略，支持訪存通道原子類型的請求，可以及時響應高優先級通道請求。
【專利說明】—種用於並發訪問的數據存儲器仲裁電路及仲裁方法
【技術領域】
[0001]本發明涉及一種應用於數位訊號處理器的存儲器仲裁電路，屬數位訊號處理器【技術領域】。
【背景技術】
[0002]隨著微電子工藝水平的發展，數位訊號處理器性能日益提高，處理器由單核向多核發展，集成的外設部件也越來越多，與此相對應，外設通道、指令訪存通道、核間訪存通道對數據存儲器的帶寬匹配提出了新的需求。在這種背景下，多路優先級不同的通道同時訪問存儲器時，便會出現複雜的仲裁和競爭關係，指令訪存通道中的原子操作在仲裁過程中還需要提供特殊的保護邏輯。
【發明內容】
[0003]本發明的所要解決的技術問題在於提供一種能夠解決多路外設DMA (DirectMemory Access，直接內存存取)通道、多路訪存通道對數據存儲器的優先級仲裁的應用於數位訊號處理器的數據存儲器仲裁電路。
[0004]本發明採用以下技術方案解決上述技術問題的:一種用於並發訪問的數據存儲器仲裁電路，包括:
[0005]一外設DMA通道一級仲裁模塊，用於連接外設通道請求接口，以固定優先級仲裁策略將請求同一存儲器BLOCK的通道按從高優先級到低優先級排列，對於每個存儲器BLOCK均存在相類似的邏輯，外設DMA通道一級仲裁模塊初步預測出每個DMA通道的仲裁結果和每個存儲器BLOCK的佔用狀態；
[0006]一訪存通道一級仲裁模塊，用於連接本地訪存通道和核間訪存通道，訪存通道一次存儲器請求可以請求多個存儲器BLOCK，為保證執行行操作的一致性，要求一次請求中的多個存儲器BLOCK同時獲得仲裁權，兩組訪存通道按多核作業系統要求，以固定優先級仲裁策略進行仲裁判決；
[0007]一外設DMA通道與訪存通道的二級仲裁模塊，用於連接外設DMA通道一級仲裁模塊和訪存通道一級仲裁模塊，將兩個一級仲裁模塊輸出的仲裁結果結合原子操作指令保護模塊輸出的保護位標誌聯合判定，以訪存優先級大於外設DMA通道為仲裁策略，重新判定外設DMA通道的仲裁結果和存儲器BLOCK佔用狀態，生成多路通道的暫停和握手信號；
[0008]一原子操作指令保護模塊，為每個存儲器BLOCK設置原子操作保護標誌位，當訪存通道請求為原子操作指令時，相應存儲器BLOCK保護標誌位有效，此時，如果外設DMA通道有相同BLOCK請求，則判定其二級仲裁結果為失敗。
[0009]數位訊號處理器中的存儲器仲裁電路存在於數據存儲器和請求通道之間，是按照優先權利要求進行邏輯處理的電路模塊，其作用主要在於:
[0010]1、平衡存儲器讀寫帶寬與多路通道請求帶寬，可滿足多輸入請求通道至多輸出響應通道的選擇。
[0011]2、按通道優先級要求，響應存儲器數據讀寫操作，保證高優先級的請求優先獲得響應，低優先級的請求在高優先級傳輸間隙獲得響應。
[0012]3、對於原子操作提供相應的保護機制，保證原子讀寫的一致性。
[0013]原子操作是不可分割的，在執行完畢前不會被任何其它任務或事件中斷。在數位訊號處理器中，定義原子操作指令如下:在原子操作指令中，讀請求和寫請求必須在同一執行行中配對使用，同時，剩下的指令槽上不允許出現普通訪存指令。即原子操作為同一指令行上的一讀和一寫。
[0014]本發明還提供了一種用於並發訪問的數據存儲器仲裁的仲裁方法，具體包括下述步驟:
[0015]步驟一:判斷外設DMA通道M是否存在對存儲器BLOCK N的讀寫請求，並且通道M是否處於所有外設DMA通道中最高優先級，如果是，則轉步驟二，如果否，則轉步驟三；
[0016]步驟二:判斷訪存通道是否存在對存儲器BLOCK N的讀寫請求，如果是，則轉步驟三，如果否，則轉步驟四；
[0017]步驟三:外設DMA通道M沒有獲得相應的仲裁權，如果通道M存在有效的存儲器讀寫操作，則下一時鐘周期前端輸入寄存器需要保持上一周期的值；訪存通道若存在相應存儲器讀寫請求則獲得對應的讀寫仲裁權；
[0018]步驟四:檢測存儲器BLOCK P的原子操作指令保護標誌，如果有效，則轉步驟三，如果無效，則轉步驟五；
[0019]步驟五:外設DMA通道M獲得存儲器BLOCK P的訪問仲裁權，其讀寫信號會被選擇到相應的存儲器輸入埠，對於讀操作，還需要將仲裁結果隨流水線更新至後兩級，以生成讀出數據有效標誌。
[0020]本發明的優點在於:為多路外設DMA通道和多路訪存通道並發請求多埠數據存儲器提供了有效的仲裁策略，支持訪存通道原子類型的請求，可以及時響應高優先級通道請求，同時，由於採用純組合邏輯電路，每個時鐘周期均可更新仲裁結果，低優先級通道可以利用高優先級通道傳輸間隙得以訪問存儲器，兼顧了多路通道請求的實時性和存儲器帶寬充分利用的特點。
【專利附圖】
【附圖說明】
[0021]圖1本發明應用於數位訊號處理器的數據存儲器仲裁電路的結構框圖；
[0022]圖2是數據存儲器示意圖；
[0023]圖3是多路並發訪問數據存儲器時序示意圖。
【具體實施方式】
[0024]以下結合附圖對本發明進行詳細的描述。
[0025]如圖1所示，數據存儲器仲裁電路由純組合邏輯單元構成，其輸入為多路訪問請求通道經並串轉換後寄存輸出的讀寫埠，經過一級仲裁、二級仲裁共三個仲裁模塊後輸出至相應的存儲器輸入埠。
[0026]仲裁以存儲器BLOCK為單位，圖1所示為針對存儲器BL0CK0的仲裁選擇，若存儲器由N個(N大於I) BLOCK組成，則每個BLOCK均存在相應的應用於數位訊號處理器的數據存儲器仲裁電路。原子操作指令保護標誌在二級仲裁模塊影響各通道優先級選擇及仲裁結果。與仲裁結果每周期更新行為相同，原子操作指令保護標誌位同樣每周期隨訪存指令更新。
[0027]如圖2所示，仲裁電路所支持的數據存儲器由多個BLOCK構成，每個存儲器BLOCK由多個存儲器BANK構成，圖2中所舉例的存儲器BANK深度為8KB，數據位寬為32bit。
[0028]如圖3所示，Tl時刻外設DMA通道O發起對存儲器BLOCKO的讀寫請求，同時外設DMA通道I發起對存儲器BLOCKl的請求，訪存通道發起對存儲器BL0CK2的請求，由於沒有發生BLOCK衝突，3路訪問通道均獲得仲裁權。
[0029]T2時刻外設DMA通道O發起對存儲器BLOCKl的請求，同時外設DMA通道I也發起對存儲器BLOCKl的請求，並與訪存通道請求不衝突，此時訪存通道與外設DMA通道I均獲得仲裁權，外設DMA通道O失去仲裁權。
[0030]T3時刻由於外設DMA通道均與訪存通道相衝突，訪存通道獲得仲裁權，外設DMA通道均失去仲裁權。
[0031]T4時刻訪存通道發起原子操作請求，並且原子操作針對存儲器BL0CK2，與此同時，外設DMA與訪存通道沒有發生BLOCK衝突，因而均可以獲得仲裁權。
[0032]T5時間段內受原子操作指令保護標誌的影響，任何外設DMA通道發起的對存儲器BL0CK2的請求均被阻塞，而外設DMA通道O發起的針對存儲器BL0CK3的請求則可以被選擇服務。
[0033]數據存儲器仲裁電路具體工作方式如下所述:
[0034]步驟一:判斷外設DMA通道M是否存在對存儲器BLOCK N的讀寫請求，並且通道M是否處於所有外設DMA通道中最高優先級，如果是，則轉步驟二，如果否，則轉步驟三；
[0035]步驟二:判斷訪存通道是否存在對存儲器BLOCK N的讀寫請求，如果是，則轉步驟三，如果否，則轉步驟四；
[0036]步驟三:外設DMA通道M沒有獲得相應的仲裁權，如果通道M存在有效的存儲器讀寫操作，則下一時鐘周期前端輸入寄存器需要保持上一周期的值；訪存通道若存在相應存儲器讀寫請求則獲得對應的讀寫仲裁權；
[0037]步驟四:檢測存儲器BLOCK P的原子操作指令保護標誌，如果有效，則轉步驟三，如果無效，則轉步驟五；
[0038]步驟五:外設DMA通道M獲得存儲器BLOCK P的訪問仲裁權，其讀寫信號會被選擇到相應的存儲器輸入埠，對於讀操作，還需要將仲裁結果隨流水線更新至後兩級，以生成讀出數據有效標誌。
[0039]上述M和P是I到N之間的任一數字。
[0040]以上所述僅為本發明創造的較佳實施例而已，並不用以限制本發明創造，凡在本發明創造的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明創造的保護範圍之內。
【權利要求】
1.一種用於並發訪問的數據存儲器仲裁電路，其特徵在於:包括: 一外設DMA通道一級仲裁模塊，用於連接外設通道請求接口，以固定優先級仲裁策略將請求同一存儲器BLOCK的通道按從高優先級到低優先級排列，對於每個存儲器BLOCK均存在相類似的邏輯，外設DMA通道一級仲裁模塊初步預測出每個DMA通道的仲裁結果和每個存儲器BLOCK的佔用狀態； 一訪存通道一級仲裁模塊，用於連接本地訪存通道和核間訪存通道，訪存通道一次存儲器請求可以請求多個存儲器BLOCK，為保證執行行操作的一致性，要求一次請求中的多個存儲器BLOCK同時獲得仲裁權，兩組訪存通道按多核作業系統要求，以固定優先級仲裁策略進行仲裁判決； 一外設DMA通道與訪存通道的二級仲裁模塊，用於連接外設DMA通道一級仲裁模塊和訪存通道一級仲裁模塊，將兩個一級仲裁模塊輸出的仲裁結果結合原子操作指令保護模塊輸出的保護位標誌聯合判定，以訪存優先級大於外設DMA通道為仲裁策略，重新判定外設DMA通道的仲裁結果和存儲器BLOCK佔用狀態，生成多路通道的暫停和握手信號； 一原子操作指令保護模塊，為每個存儲器BLOCK設置原子操作保護標誌位，當訪存通道請求為原子操作指令時，相應存儲器BLOCK保護標誌位有效，此時，如果外設DMA通道有相同BLOCK請求，則判定其二級仲裁結果為失敗。
2.如權利要求1所述的一種用於並發訪問的數據存儲器仲裁電路，其特徵在於:上述用於並發訪問的數據存儲器仲裁電路的仲裁方法如下所述: 步驟一:判斷外設DMA通道M是否存在對存儲器BLOCK N的讀寫請求，並且通道M是否處於所有外設DMA通道中最高優先級，如果是，則轉步驟二，如果否，則轉步驟三； 步驟二:判斷訪存通道是否存在對存儲器BLOCK N的讀寫請求，如果是，則轉步驟三，如果否，則轉步驟四； 步驟三:外設DMA通道M沒有獲得相應的仲裁權，如果通道M存在有效的存儲器讀寫操作，則下一時鐘周期前端輸入寄存器需要保持上一周期的值；訪存通道若存在相應存儲器讀與請求則獲得對應的讀與仲裁權； 步驟四:檢測存儲器BLOCK P的原子操作指令保護標誌，如果有效，則轉步驟三，如果無效，則轉步驟五； 步驟五:外設DMA通道M獲得存儲器BLOCK P的訪問仲裁權，其讀寫信號會被選擇到相應的存儲器輸入埠，對於讀操作，還需要將仲裁結果隨流水線更新至後兩級，以生成讀出數據有效標誌。
3.一種用於並發訪問的數據存儲器仲裁的仲裁方法，其特徵在於:具體包括下述步驟: 步驟一:判斷外設DMA通道M是否存在對存儲器BLOCK N的讀寫請求，並且通道M是否處於所有外設DMA通道中最高優先級，如果是，則轉步驟二，如果否，則轉步驟三； 步驟二:判斷訪存通道是否存在對存儲器BLOCK N的讀寫請求，如果是，則轉步驟三，如果否，則轉步驟四； 步驟三:外設DMA通道M沒有獲得相應的仲裁權，如果通道M存在有效的存儲器讀寫操作，則下一時鐘周期前端輸入寄存器需要保持上一周期的值；訪存通道若存在相應存儲器讀與請求則獲得對應的讀與仲裁權； 步驟四:檢測存儲器BLOCK P的原子操作指令保護標誌，如果有效，則轉步驟三，如果無效，則轉步驟五； 步驟五:外設DMA通道M獲得存儲器BLOCK P的訪問仲裁權，其讀寫信號會被選擇到相應的存儲器輸入埠，對於讀操作，還需要將仲裁結果隨流水線更新至後兩級，以生成讀出數據有效標誌。
【文檔編號】G06F13/28GK104298628SQ201410519692
【公開日】2015年1月21日 申請日期:2014年9月30日 優先權日:2014年9月30日
【發明者】胡孔陽, 劉小明, 龔曉華, 劉玉, 胡海生, 王媛 申請人:中國電子科技集團公司第三十八研究所