準同步數字分級結構低速信號轉換系統數字式鎖相環的製作方法

2023-09-13 15:10:55

專利名稱：準同步數字分級結構低速信號轉換系統數字式鎖相環的製作方法
技術領域：
本發明涉及SDH(同步數字分級結構)網絡使用的接收清除電路。尤其是本發明涉及SDH網絡同步填充使用的完全輔助DPLL(數字式鎖相環)。
在SDH(同步數字分級結構)網絡方面，採用的是字節填充的指針運算的方法即高速輔助時鐘的頻率調節方法。也就是說，一個填充脈衝被填充在數據傳輸端而已填充的脈衝在接收端被清除。傳輸的數據被暫時存儲在數據接收端的存儲器裡，然後用數據接收端的低速信號讀出。
在指針運算中可能出現因字節填充造成的相差。每次指針運算會形成8個[UI/時間]相差。要從高速時鐘信號得到低速時鐘信號，就應該抑制每次指針運算產生的相差即抑制填充脈衝的填充和清除過程。這樣抑制了相差的低速時鐘信號可以用於讀存儲器內的數據。也就是說，要從高速輔助時鐘信號取得低速輔助時鐘信號必須提供清除電路以抑制指針運算所產生的相差即抑制填充脈衝的插入或者消除。
通常，該清除電路用的是PLL(鎖相環)。但是如果有相差的信號被輸入PLL，那麼在與無相差的輸出端信號做相位比較時就會產生相位誤差。也就是說，一般地從存儲器讀數據時，採用的是含有PLL(鎖相環)的清除電路。但是當含有相差的信號輸入PLL(鎖相環)後，並與沒有相差的輸出信號比較相位時就會產生相位誤差。
有一種採用完全輔助系統DPLL(數字式鎖相環)方法以減少相位誤差的清除電路。
圖一是這種採用完全輔助系統DPLL(數字式鎖相環)的常規清除電路的情況。參看圖一，這種採用完全輔助系統DPLL的常規清除電路包括一個主環路，其包括用來通過對基準時鐘信號增加或者減少脈衝來調節頻率的頻率調節器1，一個對被R調節的基準時鐘信號進行分頻然後通過低速輔助時鐘信號形式輸出的R分頻器2，對高速輔助時鐘信號和低速時鐘信號分別按N進行分頻的N分頻器3-1和3-2，一個多值相位比較器4用於比較分頻器3-1和分頻器3-2的輸出相位以輸出一個表示多少個相位能超前到180度相位差的超前相位的脈衝，還包括一個表明多少個相位滯後到180度相位差的滯後相位脈衝，一個主隨機遊動濾波器5用於按N1將由多值相位比較器4輸出的超前相位和滯後相位脈衝數量差進行均分，一個給頻率調節器1提供控制脈衝的加減器電路9。
此外，完全輔助系統DPLL(數字式鎖相環)還包括一個輔助環路，其包括把由主隨機遊動濾波器5輸出的脈衝數量差按N2進行均分的輔助隨機遊動濾波器6，用來存儲輔助隨機遊動濾波器6的輸出的Q計數器7，用來根據低速時鐘信號產生增量或減量脈衝並且對應於某些系統中心的頻率增量或減量脈衝選擇是輸出增量或減量脈衝的比率乘法器8，這樣就能根據Q計數器7存儲的值輸出選擇的脈衝，還包括用於增加或減少主隨機遊動濾波器5和比率乘法器8的輸出以給頻率調節器1提供一個控制脈衝的加減器電路9。
常規的採用完全輔助系統DPLL的清除電路是用輔助環路保存系統中心頻率進行運算的系統。上述清除電路在運算中存儲了系統中心頻率的同時不能產生穩態相位誤差。
也就是說，產生穩態相位誤差的原因是當高速輔助時鐘信號頻率切換到PLL的基準時鐘信號頻率時，穩態相位誤差使PLL鎖定了高速時鐘信號頻率。當主環路控制脈衝應用在頻率調節器1時就產生了穩態相位誤差。但是，由於輔助環路處在存儲系統的中心頻率並在運算中將控制脈衝施加於頻率調節器1，因此穩態相位誤差並不是由主環路的控制脈衝引起的。
但是，因為1.5M和2M的DPLL電路必須分別設計並且不能相互兼容，所以在為1.5M和2M接口單元的傳輸通信設備提供採用常規完全輔助系統DPLL的清除電路時，各種接口單元的開發成本、每天的開發進度等等都存在成本費用增加的問題。
如上所述，本發明的目的之一在於提供一種PDH(準同步數字分級結構)低速信號轉換系統DPLL(數字式鎖相環)，因為這樣就不必分別為各種接口單元設計DPLL電路，採用的完全輔助系統DPLL的常規清除電路以便適用於通信傳輸設備的PDH低速信號接口單元。
下面用舉例法說明本發明的一種設計結構，一個PDH低速信號轉換系統DPLL，其是採用完全輔助系統DPLL的常規清除電路，其包括有主環路，主環路包括有用於調節頻率從而對基準時鐘信號增加或減少脈衝的頻率調節器，一個用於輸出低速輔助時鐘信號並同時對按R調節的基準時鐘頻率分頻的R分頻器，用於分別按N對高速輔助時鐘信號和低速輔助時鐘信號進行分頻的第一、第二N分頻器，一個比較第一、二N分頻器輸出的表示多少個相位超前到180度相位差的一個超前相位脈衝以及表示多少個相位滯後到180度相位差的一個滯後相位脈衝的多值相位比較器，一個按N1對由多值相位比較器輸出的超前和滯後相位的脈衝數目差進行均分的主隨機遊動濾波器，還有一個用於給頻率調節器提供控制脈衝的加減器電路，並且還有一個PDH低速信號轉換系統DPLL，其是用完全輔助系統DPLL的常規清除電路，包括一個輔助環路，輔助環路包括用於按N2對主隨機遊動濾波器輸出的脈衝數字差值進行均分的輔助隨機遊動濾波器，一個用來存儲輔助隨機遊動濾波器的輸出的Q計數器，一個用於根據低速輔助時鐘信號產生增量或者減量脈衝並且從對應於系統中心頻率的一些增量和減量脈衝中選擇增量或是減量脈衝的比率乘法器，由此根據Q計數器裡的記錄數值輸出選擇的脈衝，還有用於增加或者減少主隨機遊動濾波器的輸出和比率乘法器的輸出給頻率調節器提供控制脈衝的加減器，其中清除電路包括一個選擇器，其可實施主隨機遊動濾波器計數值變化和輔助隨機遊動濾波器計數值變化、Q計數器的計數級數和比率乘法器的比率長度變化，這是因為在針對於各種PDH實施DPLL參數切換時有信號的緣故。
在本發明的實施例中，舉例來說，一個PDH低速信號切換系統DPLL，其是個採用完全輔助系統DPLL清除電路，包括一個主環路，其中包括用於調節頻率以由基準時鐘信號增加或減少脈衝的頻率調節器，一個用於輸出低速輔助時鐘信號並同時對按R調節頻率的基準時鐘信號分頻的R分頻器，用於分別對高速輔助時鐘信號和低速輔助時鐘信號按N分頻的第一、第二兩個N分頻器，一個比較第一、二N分頻器輸出的表示多少個相位超前到180度相位差的一個超前相位脈衝以及表示多少個相位滯後到180度相位差的一個滯後相位脈衝的多值相位比較器，一個按N1對由多值相位比較器輸出的超前和滯後相位的脈衝數目差進行均分的主隨機遊動濾波器，還有一個用於給頻率調節器提供控制脈衝的加減器電路，並且還有一個PDH低速信號轉換系統DPLL，其是用完全輔助系統DPLL的常規清除電路，包括一個輔助環路，輔助環路包括用於按N2對由主隨機遊動濾波器輸出的脈衝數字差值進行均分的輔助隨機遊動濾波器，一個用來存儲輔助隨機遊動濾波器的輸出的Q計數器，一個用於根據低速輔助時鐘信號產生增量或者減量脈衝並且從對應於系統中心頻率的一些增量和減量脈衝中選擇增量或是減量脈衝的比率乘法器，由此根據Q計數器裡的記錄數值輸出選擇的脈衝，還有用於增加或者減少主隨機遊動濾波器的輸出和比率乘法器的輸出給頻率調節器提供控制脈衝的加減器，其中設有用於改變主、輔助隨機遊動濾波器、Q計數器的計數值和比率乘法器的比率長度的改變裝置，這可以根據與切換控制信號相對應的各PDH信號為DPLL參數確定DPLL的系統參數。
在下列詳細的描述中，本發明的以上和其他的目的和新穎的特徵通過附圖及對其的描述能夠得到充分的理解。但是，人們應該清楚地知道圖示及描述只是為了說明的清楚而並不意味著對本發明的權限的限定。
圖1是說明一個使用常規完全輔助系統DPLL的清除電路的組成的方塊圖；圖2是說明依據本發明的一個PDH低速信號轉換系統DPLL的實施例的方塊圖。
以下是本發明的最佳實施例。本發明的最佳實施例是一個採用完全輔助系統DPLL的清除電路，其使主隨機遊動濾波器(圖2中的5)，輔助隨機遊動濾波器(圖2中的6)，一個Q計數器(圖2中的7)的計數分級數以及比率乘法器(圖2中的8)的比率長度將根據選擇器(圖2中的10)的轉換信號而變化，這樣就可以得到一種所需要的對於各種PDH低速信號接口的DPLL(數字式鎖相環)電路。
根據本發明的實施例，確定DPLL(數字式鎖相環)的系統參數的計數器值可以根據通過選擇器切換設定到2M接口和1.5M接口各自的參數。不必分別設計適合於2M插件和1.5M插件的DPLL電路。本發明中選擇器的運算可以使2M和1.5M插件共享DPLL電路。
本發明的具體實施例按照


。
圖2是表示有對高速輔助信號幹擾的檢測功能完全輔助系統DPLL(數字式鎖相環)的清除電路的方塊圖，其是本發明的一個實施例。
現在看圖2，本實施例中的清除電路包括有用於調節頻率從而對基準時鐘信號增加或減少脈衝的頻率調節器1，一個用於輸出低速輔助時鐘信號並同時對按R調節的基準時鐘信號分頻的R分頻器2，用於分別按N對高速輔助時鐘信號和低速輔助時鐘信號進行分頻的第一、第二N分頻器3-1和3-2，一個比較第一、二N分頻器3-1和3-2的輸出的表示多少個相位超前到180度相位差的一個超前相位脈衝以及表示多少個相位滯後到180度相位差的一個滯後相位脈衝的多值相位比較器4，一個按N1對由多值相位比較器4輸出的超前和滯後相位的脈衝數目差進行均分的主隨機遊動濾波器5，一個用於按N2對由主隨機遊動濾波器5輸出的脈衝數進行均分的輔助隨機遊動濾波器6，一個用來存儲輔助隨機遊動濾波器6的輸出的Q計數器7，一個用於根據低速輔助時鐘信號產生一些增量或者減量脈衝並且根據存儲在Q計數器中的值輸出對應於系統中心頻率的一些增量和減量脈衝的—脈衝的比率乘法器8，用於增加或者減少主隨機遊動濾波器的輸出和比率乘法器的輸出給頻率調節器提供控制脈衝的加減器9和一個選擇器。
在此，主環路包括頻率調節器1，R分頻器2，N分頻器3-1和3-2，一個多值相位比較器4，一個主隨機遊動濾波器5，還有加減器電路9。輔助環路包括輔助隨機遊動濾波器6，一個Q計數器的計數器7，比率乘法器8，還有與主環路共享的加減器電路9。
頻率調節器1調節頻率以對預設重複頻率的振蕩信號即基準時鐘信號增減脈衝。
R分頻器2對按R調節頻率的基準時鐘信號分頻以輸出低速輔助時鐘信號。
N分頻器3-1和3-2分別按N對高速輔助時鐘信號和低速輔助時鐘信號進行分頻。
一個多值相位比較器4比較N分頻器3-1和3-2的輸出相位以輸出表示多少個相位超前到180度相位差的一超前相位脈衝以及表示多少個相位滯後到180度相位差的一滯後相位脈衝。
主隨機遊動濾波器5是個雙向計數器。主隨機遊動濾波器5執行多值相位比較器輸出的相位超前的脈衝數的向上計數。而主隨機遊動濾波器5執行多值相位比較器輸出的相位滯後的脈衝數的向下計數。隨機遊動濾波器5按N1均分由多值相位比較器4輸出的超前脈衝和滯後脈衝的數目差，由此給頻率控制器1傳輸一個控制脈衝。控制脈衝有兩類。一類是增量脈衝(其是在主隨機遊動濾波器5中的計數值用+號表示的一脈衝)，另一類是減量脈衝(其是在主隨機遊動濾波器5中的計數值用-號表示的一脈衝)。
輔助隨機遊動濾波器6是個雙向計數器。輔助隨機遊動濾波器6執行主隨機遊動濾波器5輸出的相位超前的脈衝數的向上計數。同時輔助隨機遊動濾波器6執行主隨機遊動濾波器5輸出的相位滯後的脈衝數的向下計數。輔助隨機遊動濾波器6按N2均分由主隨機遊動濾波器5輸出的超前和滯後脈衝的數目差。
Q計數器7對輔助隨機遊動濾波器6增量或者減量脈衝進行計數，然後存儲計算的脈衝數。
比率乘法器8依據低速輔助時鐘信號產生不同頻率的增量或者減量脈衝。比率乘法器8依據Q計數器7中存儲的數值選擇增量或減量脈衝中的一個，由此利用對應於系統中心頻率的一個增量或減量脈衝作為一個第二增量或減量脈衝來控制頻率控制器1。
加減器電路9對來自主隨機遊動濾波器5的增量脈衝I1和減量脈衝D1和來自比率乘法器8的增量脈衝I2和減量脈衝D2進行加減。在某規定時間內，(a)當增量脈衝I1和I2出現時，導致兩個增量脈衝輸出，(b)當減量脈衝D1和D2出現時，導致兩個減量脈衝輸出，(c)當增量脈衝I1或I2出現時，導致一個增量脈衝輸出，(d)當減量脈衝D1或D2出現時，導致一個減量脈衝輸出，(e)當增量脈衝I1和減量脈衝D1出現時，或當增量脈衝I1和減量脈衝D2出現時，或當增量脈衝I2和減量脈衝D1出現時，當增量脈衝I2和減量脈衝D2出現時，導致不輸出增量或者減量脈衝。
下面是選擇器10的運算說明。在圖2中，本實施例的選擇器10按照2M/1.5M切換信號，通過輸入方法設置「0」和「1」，當接口單元是2M時選擇器選擇輸出「1」，而當接口單元是1.5M時選擇器選擇輸出「0」，。
然後，選擇器10的輸出信號分別輸入主隨機遊動濾波器5，輔助隨機遊動濾波器6，Q計數器7和比率乘法器8。選擇器的輸出信號使主隨機遊動濾波器5的計數值將為1.5M設定(N1-1)或者為2M設定計數值(N1-2)。選擇器的輸出信號使主隨機遊動濾波器6的計數值將為1.5M設定(N2-1)或者為2M設定計數器值(N2-2)。選擇器輸出信號使Q計數器7的計數值將為1.5M設定(Q-1)或為2M設定計數器值(Q-2)。選擇器的輸出信號使比率乘法器8的比率長度為1.5M設置為(M-1)或為2M設置為(M-2)。
根據上述內容，DPLL(數字式鎖相環)能夠對2M和1.5M各自的DPLL(數字式鎖相環)系統參數值分別處理。不必分別設計適合於2M插件和1.5M插件的DPLL電路。它可以使2M和1.5M共享這一電路。
上述實施例中，解釋了DPLL(數字式鎖相環)產生將被使用的2M和1.5M的低速PDH信號的情況，但是本發明不只限於此，而是可以應用到多種PDH低速信號。
如上述，本發明的PDH低速信號轉換系統DPLL能夠使選擇器在DPLL內切換主隨機遊動濾波器、輔助隨機遊動濾波器和Q計數器的計數級數，或者切換比率乘法器的比率長度，這樣就不必為接口單元分別準備各自的PDH(準同步數字分級結構)低速信號接口單元的電路了，由此能夠大大地減少在LSI電路開發上的開發費用。產生的積極效果是多個PDH低速信號接口單元能夠共享DPLL電路。
說明本發明的具體實施例已用具體例子描述，應該知道任何基於此的修改和改動以及其它實施例都可能在以下權力要求範圍之內。
權利要求
1.一種PDH(準同步數字分級結構)低速信號轉換系統DPLL(數字式鎖相環)，其是採用包括主環路和輔助環路的完全輔助系統DPLL(數字式鎖相環)的清除電路，所述主環路包括一個用於調節頻率從而對基準時鐘信號增加或減少脈衝的頻率調節器；一個用於輸出低速輔助時鐘信號並同時對按R調節的所述基準時鐘頻率分頻的R分頻器；用於分別按N對高速輔助時鐘信號和低速輔助時鐘信號進行分頻的第一、第二N分頻器；一個比較第一、二N分頻器的輸出的表示多少個相位超前到180度相位差的一個超前相位脈衝以及表示多少個相位滯後到180度相位差的一個滯後相位脈衝的多值相位比較器；一個按N1對由多值相位比較器輸出的超前和滯後相位的脈衝數目差進行均分的主隨機遊動濾波器；一個用於給所述頻率調節器提供控制脈衝的加減器電路，所述輔助環路包括用於按N2對由所述主隨機遊動濾波器輸出的脈衝數字差值進行均分的輔助隨機遊動濾波器；一個用來存儲所述輔助隨機遊動濾波器的輸出的Q計數器；一個用於根據低速輔助時鐘信號產生增量或者減量脈衝並且從對應於系統中心頻率的一些增量和減量脈衝中選擇一個增量或是減量脈衝的比率乘法器，由此根據Q計數器裡的記錄數值輸出選擇的脈衝；用於增加或者減少主隨機遊動濾波器的輸出和比率乘法器的輸出給頻率調節器提供控制脈衝的所述加減器，其中所述清除電路包括一個選擇器，其可實施所述主隨機遊動濾波器計數值變化和所述輔助隨機遊動濾波器計數值變化、所述Q計數器的計數級數和所述比率乘法器的比率長度改變，這是因為有針對於各個PDH實施DPLL參數切換信號的緣故。
2.一種PDH(準同步數字分級結構)低速信號轉換系統DPLL(數字式鎖相環)，其是採用包括主環路和輔助環路的完全輔助系統DPLL(數字式鎖相環)的清除電路，所述主環路包括一個用於調節頻率從而對基準時鐘信號增加或減少脈衝的頻率調節器；一個用於輸出低速輔助時鐘信號並同時對按R調節的所述基準時鐘頻率分頻的R分頻器；用於分別按N對高速輔助時鐘信號和低速輔助時鐘信號進行分頻的第一、第二N分頻器；一個比較第一、二N分頻器的輸出的表示多少個相位超前到180度相位差的一個超前相位脈衝以及表示多少個相位滯後到180度相位差的一個滯後相位脈衝的多值相位比較器；一個按N1對由多值相位比較器輸出的超前和滯後相位的脈衝數目差進行均分的主隨機遊動濾波器；一個用於給所述頻率調節器提供控制脈衝的加減器電路，所述輔助環路包括一個用於執行對作為所述主隨機遊動濾波器輸出的一控制脈衝的增量/減量脈衝雙向計數以均分相應計數值的輔助隨機遊動濾波器；一個用於對所述輔助隨機遊動濾波器輸出的需要存儲的所述增量/減量脈衝進行計數的Q計數器；一個用於根據低速輔助時鐘信號產生增量或者減量脈衝並且從對應於系統中心頻率的一些增量和減量脈衝中選擇一第二增量或是第二減量脈衝的比率乘法器，由此根據Q計數器裡的記錄數值輸出選擇的脈衝；用於增加或者減少主隨機遊動濾波器的輸出和比率乘法器的輸出給頻率調節器提供一控制脈衝的所述加減器，其中設有用於改變所述主隨機遊動濾波器、所述輔助隨機遊動濾波器、所述Q計數器的計數值和所述比率乘法器的比率長度的改變裝置，其根據與切換控制信號相對應PDH信號為所述DPLL參數確定所述DPLL的系統參數。
3.一種PDH(準同步數字分級結構)低速信號轉換系統DPLL(數字式鎖相環)信號轉換方法，其是一種採用完全輔助系統含有主和輔助環路的DPLL的清除電路，所述主環路中信號轉換方法包括以下步驟用頻率調節器調節頻率從而對基準時鐘信號加減脈衝；按R通過R分頻器方式對基準時鐘信號進行調節頻率的同時輸出低速輔助時鐘信號；按N分別利用第一、二N分頻器的方式對高速與低速輔助時鐘信號進行分頻；通過多值相位比較器的方式將第一和第二兩個N分頻器的輸出相位比較以輸出一個表示多少個相位超前到180度相位差的超前相位脈衝以及表示多少個相位滯後到180度相位差的一滯後相位脈衝；按N1用主隨機遊動濾波器的方式對多值相位比較器輸出的超前和滯後相位的數目差值進行均分；通過加減器電路的方式來給頻率調節器提供一控制脈衝；在所述輔助環路中所述信號轉換方法包括以下步驟用輔助隨機遊動濾波器的方式按N2對由主隨機遊動濾波器輸出的脈衝數字差值進行均分；用Q計數器的方式存儲所述輔助隨機遊動濾波器的輸出；一個比率乘法器用於根據低速輔助時鐘信號產生增量或者減量脈衝並且從對應於系統中心頻率的一些增量和減量脈衝中選擇一第二增量或是第二減量脈衝，由此根據Q計數器裡的記錄數值輸出選擇的脈衝；還有用所述加減器的方式增加或者減少主隨機遊動濾波器和比率乘法器的輸出給頻率調節器提供一控制脈衝，其中所述清除電路包括一個選擇器，其可實施所述主隨機遊動濾波器計數值變化和所述輔助隨機遊動濾波器計數值變化、所述Q計數器的計數級數和所述比率乘法器的比率長度改變，這是因為有針對於各個PDH實施DPLL參數切換信號的緣故。
4.一種PDH(準同步數字分級結構)低速信號轉換系統DPLL(數字式鎖相環)信號轉換方法，其是一種採用完全輔助系統含有主和輔助環路的DPLL的清除電路，所述主環路中信號轉換方法包括以下步驟用頻率調節器調節頻率從而對基準時鐘信號加減脈衝；按R通過R分頻器方式對基準時鐘信號進行調節頻率的同時輸出低速輔助時鐘信號；按N分別利用第一、二N分頻器的方式對高速與低速輔助時鐘信號進行分頻；通過多值相位比較器的方式將第一和第二兩個N分頻器的輸出相位比較以輸出一個表示多少個相位超前到180度相位差的超前相位脈衝以及表示多少個相位滯後到180度相位差的一滯後相位脈衝；按N1用主隨機遊動濾波器的方式對多值相位比較器輸出的超前和滯後相位的數目差值進行均分；通過加減器電路的方式來給頻率調節器提供一控制脈衝；在所述輔助環路中所述信號轉換方法包括以下步驟對為所述主環路隨機遊動濾波器的控制脈衝輸出的一控制脈衝的增量/減量脈衝進行雙向計數，並用輔助隨機遊動濾波器的方式對各個計數器數值的差值進行均分；用一個Q計數器的方式對為所述輔助隨機遊動濾波器輸出的所述增量/減量脈衝進行計數以便存儲；用比率乘法器的方式，根據低速輔助時鐘信號和產生增量或者減量脈衝並且從對應於系統中心頻率的一些增量和減量脈衝中選擇一第二增量或是第二減量脈衝，由此根據Q計數器裡的記錄數值輸出選擇的脈衝；用所述加減器的方式增加或者減少主隨機遊動濾波器和比率乘法器的輸出給頻率調節器提供控制脈衝，其中設有用於改變所述主隨機遊動濾波器、所述輔助隨機遊動濾波器、所述Q計數器的計數值和所述比率乘法器的比率長度的改變裝置，其根據與切換控制信號相對應PDH信號為所述DPLL參數確定所述DPLL的系統參數。
全文摘要
一種採用完全輔助系統DPLL(數字式鎖相環)的清除電路,其使傳輸通信設備PDH(準同步數字分級結構)低速信號接口單元共享這種DPLL電路。選擇器的切換信號能改變主隨機遊動濾波器、輔助隨機遊動濾波器和Q計數器的計數值,以及比率乘法器的比率長度,由此可以得到各種PDH低速信號接口需要的DPLL電路。
文檔編號H03L7/089GK1200599SQ9810177
公開日1998年12月2日 申請日期1998年5月7日 優先權日1997年5月9日
發明者伊藤雅朗 申請人:日本電氣株式會社