超聲檢測(ut)系統的信號處理的製作方法
2023-09-13 14:03:55
專利名稱：超聲檢測(ut)系統的信號處理的製作方法
技術領域：
本發明總地涉及超聲檢測系統，更具體地說，涉及用於無損成像檢測的超聲檢測系統，這種無損成像檢測採用了把超聲傳感器信號轉化為數位訊號的A/D轉換。
已知非侵入性超聲檢測系統有眾多用途，例如，裂縫的檢測和關於結構的完整性。典型的超聲檢測系統具有一條單獨的模擬數據採集通道並具有數據處理能力。把所接收的模擬數據轉換為數字形式並在顯示成圖像之前處理所接收的模擬數據。因為掃描速率最好儘可能地快，並且由於大面積掃描，超聲檢測系統要存儲和處理大量數字數據。不過，裂縫和結構缺陷通常只佔超聲檢測探頭掃描區域的一小部分，因此，也就僅佔所有儲存數據的一小部分。由於數據量很大的原因，傳統的超聲檢測系統要求大的存儲能力和強的處理能力，而僅僅是為了最少量的有關的數據。
除了要求大的存儲能力和強的處理能力外，存儲和處理數據量很大，使得難以用通用的計算機和軟體快速處理數據。因此，現有技術中的一個問題就是要能夠快速掃描部件，這就需要大量的數據，特別是需要某種數據壓縮的時候。
儘管某些超聲檢測系統可容納一個以上的通道，這些系統典型地將不同通道的信號時分多路傳輸到一起。這些系統仍要求大的存儲區域，而且，由於附加的通道容量，通常更大、更笨重、並且更昂貴。不過，多通道檢測系統還是比較慢，這是由於這樣一個事實，這就是它們一般一次只將一個通道轉換為數位訊號，並且要求通用的計算機硬體和軟體來處理大量的原始數據。
本發明的目的是提供一種超聲檢測系統，這種超聲檢測系統能以優異的性能價格比提供掃描區域的實時圖像。
本發明的另一個目的是提供一種能壓縮所接收的超聲換能器信號中的數據的超聲檢測系統。
本發明的另一個目的是提供一種超聲檢測系統，這種超聲檢測系統能壓縮所接收的超聲換能器信號中的數據，並且能只存儲某一閾值以上的偏移內或該偏移附近的數據。
本發明的進一步的目的是提供一種超聲檢測器，這種超聲檢測器提供了一種數字硬體門電路。
本發明還有一個進一步的目的就是快速處理一個以上通道的數據。
在下面的說明中將說明本發明的另外一些目的、優點和新穎的特性，而且，當本領域普通技術人員閱讀了這個說明或實施本發明時，所述這些目的、優點和新穎的特性就立刻會變得明顯。可由所附的權利要求書來實現和達到本發明的目的和優點。
要達到前述和其它目的，按照本發明，如此處具體和概括地說明的那樣，一個超聲檢測電路具有一個脈衝電路，這個脈衝電路用電壓信號激發超聲換能器並用於從該換能器接收模擬數據信號。一個模數轉換器接收模擬信號，並將該模擬信號轉換為數位訊號。一個定時電路確定延遲和採樣間隔。一個計數器電路確定數位化數據採樣的組數，優選的為2到16個，或者更多。在指定的延遲後，一個峰值檢測器電路對每一組數字數據採樣獲得一個峰值。然後，存儲每一組的峰值，由此，波形數據被壓縮，優選地，被壓縮至2到16倍或更高。
按照本發明的另一個方面，採樣間隔定義為在使用者確定的搜索間隔期間，在由使用者確定的閾值以上的數位化數據的偏移之前的起始時間和之後的結束時間這樣的一段時間。超聲檢測系統以這種方式提供了數字數據的基於閾值的、遊程長度偏碼，以高達128∶1的附加倍率壓縮數據。
而按照本發明的另一個方面，超聲檢測系統為存儲某些數據而提供了數字硬體門電路。硬體門電路可搜索所接收的超聲換能器信號並對於一個由使用者所確定的間隔存儲峰值的幅度和極性以及與該峰值有關的傳播時間間隔。可以選擇地，硬體門電路可搜索信號，並存儲在一個由使用者所確定的間隔內、對應於通過一個由使用者所確定的閾值的信號的第一偏移的傳播時間間隔。在一個由使用者所確定的時間周期內可以延遲這些門電路，或者，可延遲波形存儲，直到換能器信號超過一個由使用者所確定的閾值。
按照本發明的另一個方面，一個超聲檢測系統從各超聲換能器接收一個以上的模擬信號。把數據轉換為數字數據，同時使來自一個換能器的數據相對於至少一個另外的換能器被延遲。以這種方式，可在進行其它信號處理的同時處理一個以上的數據信號，並且能快速、實時地顯示結果。
由本說明書的詳細說明，並與附圖及其中所寫的說明結合在一起，本發明的這些和其它一些特性就會很明顯。
所附的構成說明書一部分的
了本發明的實施例，並與說明書一起用來說明本發明的原理。
在附圖中圖1(包括圖1A、1B和1C)是本發明的優選實施例的超聲檢測系統的方框圖；圖2(包括圖2A、2B、2C、2D、2E和2F)是圖1所示的A/D轉換器的方框圖；圖3(包括圖3A、3B、3C、3D、3E和3F)是圖2所示的一個現場可編程門陣列(FPGA)的方框圖；圖4是整流電路的示意圖；圖5(包括圖5A、5B、5C和5D)是圖3所示的視頻電路的方框圖；圖6(包括圖6A、6B、6C、6D、6E和6F)是圖3所示的RLL電路的一張方框圖；圖7(包括圖7A、7B、7C、7D、7E和7F)是圖3所示的FIFO WRIT電路的一張方框圖；圖8(包括圖8A、8B、8C和8D)是圖7所示的PRESTORE電路的一張方框圖；圖9(包括圖9A、9B、9C、9D、9E和9F)是圖2所示的比較器FPGA的一張方框圖；圖10(包括圖10A、10B、10C、10D、10E和10F)是圖9所示的一個比較傳播時間間隔的COMPTOF電路的一張方框圖；圖11(包括圖11A、11B、11C和11D)是圖2所示的定時器FPGA的一塊方框圖；圖12(包括圖12A、12B、12C和12D)是圖11所示的定時器電路的一張方框圖；圖13(包括圖13A、13B、13C和13D)是圖12所示的傳播時間間隔TOF電路的一張方框圖；圖14(包括圖14A和14B)是圖9所示的ISA電路的一張方框圖；圖15(包括圖15A、15B、15C、15D和15E)是圖4所示的ISAOUT電路的一張方框圖；圖16(包括圖16A、16B、16C和16D)是圖12所示的EVENCNT電路的一張方框圖；圖17(包括圖17A、17B、17C和17D)是圖11所示的MC電路的一張方框圖；圖18(包括圖18A、18B、18C、18D、18E和18F)是圖17所示的MCMASTER電路的一張方框圖；而圖19(包括19A、19B、19C和19D)是圖17所示的MCSLAVE電路一張方框圖；優選實施例的詳細說明現在詳細說明本發明的優選實施例，附圖中示出了該優選實施例的一個例子。
參照圖1，本發明的超聲檢測系統10包括一個可與許多塊插件板連接的中央處理單元(CPU)9。儘管圖1示範性的系統10有8塊插件板，應該了解，系統10可具有更多或更少數量的插件板。每塊插件板包括一對脈衝發生器和前置放大電路12和14，這對脈衝發生器和前置放大電路的每一個直接與超聲換能器7連接。脈衝發生器和前置放大電路12和14的每一個都具有一個能用高壓脈衝激發超聲換能器7的脈衝電路，並具有一個能放大從超聲換能器7所得到的返回信號的前置放大電路。脈衝發生器12和前置放大電路12和14產生RF輸出信號，該RF輸出信號被倍增進入二級放大器16，二級放大器16具有與一個A/D轉換器18連接的輸出端。超聲檢測系統10中的每塊插件板還包括一個柵極控制電路11、一個ISA總線接口電路13、以及一個電源15。系統10還包括一個用於顯示掃描結果的顯示器5，儘管沒有示出，還包括任何諸如鍵盤或滑鼠器那樣的合適的輸入裝置。
圖2示出了A/D轉換器18的更詳細的圖。參照圖2，使來自放大器16的輸入信號RF IN通過一個運算放大器20，這個運算放大器20的電平移相併放大RF輸入信號。把運算放大器20的輸出供給一個A/D轉換器21的兩個模擬輸入端。A/D轉換器21是一個雙通道8位單片50MS/s的A/D轉換器。當只使用一個A部分輸出時，A/D轉換器21具有50MS/s或更低的採樣速率。要獲得100MS/s的採樣速率，就採用在部分以及B部分上的輸出。A/D轉換器21的A和B部分都接收50MHz的採樣時鐘，並用模擬延遲電路21和23使B部分的採樣時鐘脈衝延遲10ns。結果，A/D轉換器21的B部分在A/D轉換器21的A部分的兩次採樣時間之間的中點對RF輸入信號RF IN採樣。通過組合來自A和B部分的兩個8位數據流，可形成一個100MS/s的數據流。在A/D轉換器21中，兩個部分A和B具有匹配的傳輸特性，並採用相同的2伏的參考電壓。
把來自A/D轉換器21的兩個8位數據流DA(0∶7)和DB(0∶7)的輸出提供給一個現場可編程門陣列(FPGA)25。在波FPGA25處，根據數據DA和DB進行視頻濾液和基於閾值的、遊程長度編碼(TRLE)。一對先進-先出(FIFO)存儲器26和27預先為基於閾值的遊程長度編碼存儲某些數據，而一個電路28把「00h」控制編碼注入進數據流，用於基於閾值的遊程長度編碼。第二對FIF0存儲器29和30用於高速存儲波形數據，並且在完成波形存儲後，由ISA總線接口電路13讀取。
一個比較器FPGA32與波FPGA25同時接收來自A/D轉換器21的未被延遲的DA數據流和被延遲了的DB數據流。比較器FPGA32並不輸出數據流，而是確定從A/D轉換器21所接收的數據流DA和DB中的峰值。可由CPU9通過數據埠DATA(0∶7)讀取這個峰值。比較器FPGA32還給一個定時器FPGA33提供控制信號，以控制與上述峰值有關的傳播時間間隔(TOF)的存儲。
除了存儲傳播時間間隔外，定時器FPGA33還有幾個其它用途。50MHz的系統時鐘脈衝連續掃過，可通過有選擇地產生一個採樣啟動信號(SAMPLEN)的脈衝，改變採樣和處理超聲信號的速率，以便使得能僅在N個時鐘周期中的一個周期中進行存儲和處理。定時器FPGA33還用於與兩個8K×8位的靜態隨機存取存儲器(SRAM)35和36連接，用於確定一個波形採集間隔和一個硬體門電路的搜索間隔，下面將更詳細地說明這個波形採集間隔和和硬體門電路搜索間隔。定時器FPGA33包括一個硬體門電路傳播時間間隔計數器、一些傳播時間間隔寄存器、以及多通道控制電路系統，這些都將在下面做更詳明的說明。
波FPGA電路25的視頻整流器和濾波器部分可按高達16∶1的固定比例壓縮從超聲換能器所接收的數據。FPGA電路25存儲8位寄存器中具有最高振幅的採樣值，低7位代表振幅，而最高位代表數據的符號。波FPGA25可比模擬形式更快地恢復，這是由於下一個「二進位符號」並未被通常的峰值檢測器的放電尾隨脈衝所掩蓋。
參照圖3，波FPGA25包括一對寄存器41和42，使未被延遲的A/D數據DA通過寄存器41，並使被延遲的數據DB通過寄存器42。使數據從兩個寄存器41和42輸入檢測電路43，之後，把該數據輸給整流器和緩衝寄存裝置電路RECTBUFF44，在電路RECTBUFF44處，對上述數據整流。
A/D轉換器21以一種補償二進位的格式提供數據DA和DB，從而使00h和01h代表最負的那些輸入，80h代表數據範圍的中間，而FEh和Ffh代表最正的輸入。
圖4示出了用於數據信號DA和DB的一個位的整流電路的一個例子。參照圖4，整流器的第一級是一個1’s互補全波整流器並包括邏輯門電路D、E、F和N。如果由數據位D7所確定的輸入符號為低，表明採樣是負數，一個多路轉換器N選擇輸入數據的一種互補形式。另一方面，如果由數據位D7所確定的輸入符號為高，表明採樣是正數，多路轉換器N選擇未被修正的輸入數據。
整流器的第二級使得能進行正半波或負半波整流而不只是全波整流。該第二級包括一個多路轉換器0，用於總是選擇多路轉換器M的輸出。使來自多路轉換器0的輸出反饋到與門電路B和C的同向輸入端。與門電路B和C還分別接收控制信號INEGHALF和IPOSHALF。當控制信號INEG HALF和IPOSHALF兩個都為零時，全波整流過的數據不改變地通過整流器的第二級。另一方面，如果控制信號INEGHALF等於1，而控制信號IPOSHALF等於0，那麼，當輸入採樣為負時，就用零來取代數據位。反之，如果控制信號IPOSHALF等於1，而控制信號INEGHALF等於零，那麼，當輸入採樣為正時，就用零來取代數據位。以這種方式可完成輸入信號的正或負半波的整流。藉助於通過原來的輸入採樣中的、叫作D7的最高位來保留數據的符號位。通過D觸發器式寄存器使那些數據流與時鐘信號CLK同步。
在整流器和緩衝寄存裝置44中被整流後，兩個8位數據流流入視頻電路45。如圖5中更詳細地示出的那樣，視頻電路45包括一個計數器60，用於計數可編程的大量採樣周期，以便確定一個視頻啟動周期(VIDEOEN)。視頻啟動周期是一個搜索最大振幅的整流信號的間隔。
操作時，在一個視頻啟動周期內的第一輸入數據採樣或採樣二進位符號總是存儲在一個8位寄存器PEAKREG61中。由於當超聲檢測系統10以100MS/s的採樣速率工作時，視頻電路45每個時鐘脈衝周期接收兩個數據採樣，用中間比較器64來比較延遲和未延遲數據採樣的大小，中間比較器64給多路轉換器66發信號，選擇兩個採樣的哪一個用於存儲。
在視頻啟動周期的第二次及其後續的採樣時，分別用比較電路63和65將第二次或後續的未延遲和延遲採樣與當前的峰值採樣進行比較。如果延遲數據或未延遲數據大於存儲在峰值寄存器61中的數據，比較器63或65就分別給峰值寄存器PEAKREG61發信號，以便存儲對應的採樣。當延遲和未延遲數據都大於存儲在峰值存儲器61中的數據時，比較器64就給多路轉換器66發信號，以便給峰值寄存器61提供兩個採樣中較大的那個。繼續比較存儲在峰值寄存器61中的數據採樣和輸入的數據採樣這一過程，直到在下一個視頻啟動周期中的第一次採樣時，這時，來自峰值寄存器61的值從視頻電路45傳輸到FIFOWRIT電路46，從而使這個值可作為被處理過的波形的一部分而記錄下來。
結果，波FPGA電路25可輸出一個數據流，這個數據流的數據速率比輸入數據速率減少了N倍，這裡，N等於視頻啟動周期與整個採樣周期的比值。因此，所測時間的解析度變疏了N倍，這是由於給每個視頻啟動峰值任意指定一個採樣周期二進位符號，而同時保留了峰值振幅。波FPGA電路25通過用流水線輸送數據、利用一些短的關鍵通路、採用並行邏輯選擇性地緩衝，以必需的速率完成上述邏輯功能。
要獲得更高的解析度，可通過存儲每個波形採樣的一個字節或一個字節的一部分的時間信息來保留精確的傳播時間間隔。所述時間信息實際上是由一個額外的計數器所產生的傳播時間間隔偏移，這個額外的計數器在每個視頻啟動VIDEOEN周期期間計數採樣啟動SAMPLEN周期。傳播時間間隔TOF偏移與峰值數據一起被插入數據流。
如上所述，波FPGA電路25還用於基於閾值的、遊程長度編碼，並且可以不同的比率壓縮從超聲換能器7所接收的數據這個壓縮比率最高達128∶1，通常為5∶1到20∶1。波FPGA25通過只存儲具有某一振幅的數據來完成基於閾值的、遊程長度編碼，這一振幅分別在下到上和上到下的閾值交叉之前和之後，與使用者可選擇的採樣數量一起，超過一個使用者可選擇的閾值。通過把控制編碼00h和LTT計數直接注入數據流，將小於閾值(LTT)數據的間隔長度作為信號發出。
參照圖3，RLL電路47從整流器和緩衝寄存裝置電路接收整流過的數據，並完成大部分基於閾值的遊程長度編碼的特定控制邏輯。來自整流器和緩衝寄存裝置電路44的、整流過的數據流不含00h值，而且，在數據流中自然出現的任何00h值由檢測電路43去除，並用01h取代。把值00h保留用作一種控制編碼，以便發出信號表明低於閾值的計數將來臨。
圖6更詳細地說明了RLL電路47。在這張圖中，信號WAVEACT反映了使用者所要求的波形採集間隔。當信號WAVEACT等於1時，由波FPGA電路25記錄和/或壓縮對于波形的數據採樣。更具體地說，在信號WAVEACT等於1的時間間隔內，由一對比較器70和71比較從整流器和緩衝寄存裝置電路44所接收的整流過的波形採樣的大小和使用者可編程的閾值THRESHRLL。如果採樣的幅值小於指定的閾值THRESHRLL，那麼絕大部分的採樣並未存儲在波形FIFO電路29和30中。一個低於閾值的計數器73對並未由FIFO電路29和30所存儲的採樣數量進行計數。當波形振幅超過THRESHRLL時，表明有多少在閾值以下的採樣不會被記錄下來的控制編碼00h和一個低於閾值的計數字節LTTCNT被注入數據流，並開始波形存儲。
通過一個可重複觸發的預存儲-加-存儲後計數器74，設定要存儲在一個組中的波形採樣的最少數量。在低於閾值的那些間隔期間，以及在完成後存儲之後，計數器74的輸出是00h。一旦恢復波形存儲，立即就給計數器74的輸出加上PREPLUSPOST(0∶4)的數據值，而且，之前-加-之後計數PPPCNT(0∶7)開始朝向00h減少計數。如果計數器74到達00h，一個RLLORNOR電路75導致之前-加-之後計數等到下一個在閾值以上的偏移。另一方面，如果在到達00h之前檢測到在閾值以上的偏移，立即就給計數器74重新裝載PREPLUSPOST計數。只要計數器74的輸出不等於00h，信號IRLLWAVEEN的值就等於0，並且使得波形能夠存儲在波形FIFO電路29和30中。這樣，總而言之，波FPGA電路25將在FIFO電路29和30中存儲某一數量的波形採樣，所述數量等於或大於每一個在由使用者所確定的閾值THRESHRLL以上的偏移的之前-加-之後計數PPCPNT。
參照圖3，一個控制信號總線WRITELTT(0∶2)信號由RLL電路47提供給FIFOWRIT電路46，這個控制信號總線WRITELTT(0∶2)信號控制著低於閾值的計數LTTCNT中的那些0hh控制編碼寫入波形FIFO電路29和30中。信號IRLLWAVEEN控制未修改的波形數據寫入波形FIFO電路29和30中，同時，在把波形數據輸入到移位寄存器FIFO電路26和27之前使該波形數據通過FIFOWRIT電路46。如上所述，當信號WAVEAC等於1時，波形數據連續地流過預存儲FIFO電路26和27。圖7中更詳細地示出了FIFOWRIT電路46，圖8中進一步具體地示出了一個預存儲電路80位於FIFOWRIT電路46內。預存儲電路80產生一些輸出，這些輸出控制著預存儲FIFO電路26和27的那些讀使能-寫使能線路，從而把數據寫入FIFO電路29和30，這種寫入是在由波形FIFO電路29和30讀出所述數據之前的四到十六個採樣時間對進行的。通過在讀取數據前把大量採樣時間對的數據存儲在移位寄存器FIFO電路26和27中，波形FIFO電路29和30就能存儲相對於閾值交叉的時間來說較老的那些數據，由此預存儲數據。
圖7所示的WAVE LENG電路81對在採集單個波形期間所存儲的字碼總數進行計數。在採集單個波形期間所存儲的字碼總數是必要的，這是由於存儲到波形FIFO電路29和30的字碼的精確數量在很大程度上取決於所處理的超聲信號的確切性質。採用這種對字碼總數的計數，超聲檢測系統10中的CPU9就能確定要讀取多少字碼以及有多少字碼是由各種通道引起的。
如上面所討論的那樣，超聲檢測系統10可作為一種視頻整流器和濾波器以及一種基於閾值的、遊程長度編碼器來工作。此外，超聲檢測系統10可把視頻整流器和濾波器與基於閾值的、遊程長度編碼器的功能結合在一起，以便獲得一些壓縮比，這些壓縮比近似為單一功能的壓縮比的乘積。要結合這些功能，就要使得能完成視頻整流器和濾波器的功能，之後，給RLL電路47、FIFOWRIT電路46以及預存儲電路PRESTORE80中每一個都配備視頻啟動信號VIDEOEN的一個副本，從而使這些電路不用在每個採樣啟動周期中處理一個新的波形採樣，而在每個視頻啟動周期中僅處理一個新的採樣一次。
比較器FPGA32帶有一個帶有符號的峰值和傳播時間間隔(P+TOF)缺陷門電路，用於搜索所接收的超聲換能器信號，並在一個由使用者所確定的搜索時間間隔內，存儲該信號的一個單獨的峰值和極性以及對於相應於那個峰值的傳播時間間隔。比較器FPGA32可把存在于波形中的關鍵信息壓縮成恰好3個字節，這是對於那些不需要實際波形記錄的情況。
參照圖9，圖9是比較器FPGA32的一張更詳細的圖，通過一對輸入寄存器91和92傳送來自A/D轉換器21的數字數據，寄存器91接收未延遲數據，而寄存器92接收延遲數據。把來自寄存器91和92的數據提供給檢測電路TEST93，之後，提供給一個整流器和緩衝寄存裝置電路RECTBUFF94，RECTBUFF94起類似於圖3所示的整流器和緩衝寄存裝置電路RECTBUFF44的作用。整流器和緩衝寄存裝置電路RECTBUFF94把其輸出提供給一個比較器/傳播時間間隔電路COMPTOF95並提供給一個比較器/傳播時間間隔電路COMPTOF96。COMPTOF電路95和96完成絕大部分用於確定數據信號的峰值和傳播時間間隔的邏輯運算。COMPTOF電路95和96把數據信號的峰值輸出為一個數據信號PEAKx(0∶7)，當超聲檢測系統10以100MS/s的速率工作時，輸出一個用於選擇奇或偶數採樣時間的信號BITOTOFGx，並輸出一個信號STOFGx，這個信號STOFGx用於發出信號表明應該存儲傳播時間間隔。
一個MODE電路97產生一組具有GxACT的一般格式的信號，所述GxACT的一般格式確定使用者所需要的硬體門電路搜索間隔。當GxACT等於1時，就在波形數據中搜索峰值。參照圖10，設定多路轉換器102為從整流器和緩衝寄存裝置94選擇未延遲的整流數據。信號GxACT每次從0轉變成1時，確定了標有符號的峰值和傳播時間間隔(P+TOF)的開始，一個ARM電路103使第一個波形採樣存儲在包含在多路轉換器102內的一個峰值寄存器中。
把隨之而來的整流過的波形採樣的大小與存儲在多路轉換器102中的現有峰值比較，由一對比較器104和106完成這種比較。比較器104用來確定新的數據是否大於存儲在多路轉換器102中的峰值，而比較器106用來確定新的延遲數據是否大於存儲在多路轉換器102中的峰值。當採樣速率低於100MS/s時，只用上邊的比較器104。如果新的延遲數據和未延遲數據的振幅都小於現在的峰值，那麼就不採取任何動作。另一方面，如果延遲數據或未延遲數據大於存儲在多路轉換器102中的峰值，那麼當前波形採樣就覆蓋多路轉換器102中存儲的峰值。由於延遲數據和未延遲數據都可以大於存儲在多路轉換器102中的峰值，比較器105比較延遲數據和未延遲數據的大小，並且給多路轉換器102發出信號，選取兩個數據。採樣中較大的那個用於存儲。每個搜索間隔的結束時，存儲在多路轉換器102中的峰值被記錄在圖4所示的ISAIN電路中的幾個8位寄存器中的一個中，這種記錄是按照門電路數和通道數進行的。可由CPU9利用ISA總線接口電路13，讀取和顯示這些寄存器。藉助於通過原始輸入採樣的最高位(D7)，保存每個峰值的符號位。
如圖2所示，比較器FPGA32給包括一些傳播時間間隔計數器的定時器FPGA33發送STOFGx信號和BITOTOFGx信號。圖11提供了定時器33的更詳細的圖，而圖12提供了圖11中所示的一個定時器電路110的更詳細的圖。圖13還顯示了圖12所示的傳播時間間隔電路120。如圖13所示，傳播時間間隔計數器130是一個16位的計數器，用於對在「主脈衝信號」後的採樣啟動周期的數量進行計數。主脈衝信號是指引起來自超聲換能器7的超聲波能量的初始輸出脈衝的高壓脈衝。無論何時收到一個存儲傳播時間間隔STOFx脈衝，現在的傳播時間間隔就按照通道數、門電路數和門電路的類型存儲在一個合適的16位的傳播時間間隔寄存器REG16BOB中。對於100MS/s的採樣速率，由於每個50MHz的時鐘脈衝周期中接收到兩個數據採樣，信號BITOTOFGx就用於TOFGxy(0)，TOF(0∶14)用於TOFGxy(1∶15)，並捨棄TOF(15)。可藉助CPU9通過ISA總線接口電路13，讀取傳播時間間隔寄存器TOFGxy。
除了存儲與峰值有關的傳播時間間隔外，超聲檢測系統10還能搜索超聲波導致的信號，並在一個由使用者所確定的搜索時間間隔內，通過一個由使用者所選取的閾值，存儲對應於上述信號的第一次偏移的傳播時間間隔。參照圖10，當信號GxACT等於1時，把整流過的波形採樣的大小用兩個比較器104和106與閾值THRESH(0∶6)進行比較，當採樣速率低於100MS/s時，只有上邊的比較器104工作。如果數據採樣的振幅低於指定的閾值THRESH，那麼，就不採取任何動作。另一方面，如果採樣的振幅大於閾值THRESH，就把存儲傳播時間間隔信號STOF發給定時器FPGA33。
因此，比較器95和96命令定時器33以類似於上述帶符號的峰值和傳播時間間隔的方式，根據信號通過閾值THRESH的第一次偏移、存儲傳播時間間隔。不過，差別在於用於比較的參考值並不是採樣數據的現有峰值，而是一個由使用者選取的閾值THRESH。結果，數據信號PEAK(0∶6)是一個靜態符號並等於使用者所選取的閾值THRESH。另一個差別是並非必需在每個缺陷門脈衝開始時發出所存儲的傳播時間間隔脈衝(STOF)。此外，另一個差別是一旦發出一個單獨的存儲傳播時間間隔(STOF)，在門脈衝間隔期間，就不再會出現所存儲的傳播時間間隔脈衝(STOF)。
超聲檢測系統10還可以一種接口門脈衝方式工作，其中，一個缺陷門脈衝搜索和/或波形存儲過程在一個可由使用者選取的搜索時間間隔期間被延遲，直到所接收的超聲換能器信號超過一個可由使用者選取的閾值。參照圖9，用於缺陷門脈衝1的比較器/傳播時間間隔電路COMPTOF95還起著接口門電路的功能。一個接口門脈衝搜索間隔定義為兩個GlACT間隔的第一個，通過一個等於1的INTERFACEACT信號發出所述接口門脈衝搜索間隔的信號。由MODE電路97產生INTERFACEACT信號。對於接口門電路可採用一個單獨的閾值，所述接口門電路由圖15所示一個多路轉換器151選取，多路轉換器151處於圖14所示的一個ISAOUT電路140中。多路轉換器151選取基於INTERFACEACT信號等於1的單獨的閾值。當使超聲檢測系統10處於接口門脈衝模式時，定時器FPGA33也處於接口門脈衝方式，該接口門脈衝方式導致定時器FPGA33在接收到所存儲的第一傳播時間間隔脈衝STOF時就立即結束第一接口門脈衝搜索間隔。ENDIGATEx信號引起接口門脈衝間隔GlACT的躍遷，如圖13所示，傳播時間間隔(TOF)電路120產生所述ENDIGATEx信號。
在許多不同的應用中，可使超聲檢測系統10處於接口門脈衝方式。例如，在對由一個高度可變的水箱表面所浸沒部分掃描時，在閾值交叉後的一個接口門脈衝搜索間隔的結束可用來延遲波形數據的存儲，直到超聲波已透過水並碰到上述浸沒部分的前表面為止。這樣，通過使超聲檢測系統10處於接口門脈衝方式，就可免去存儲不必要水路數據。所記錄的接口門脈衝傳播時間間隔(TOF)還可用來繪製上述被浸沒的部分的表面高度。
如上所述，定時器FPGA33與兩個8K×8位的SRAM電路35和36結合在一起使用，以便確定波形採集間隔和硬體門電路搜索間隔。參照圖16，圖16顯示了EVENTCNT電路122，一個8位的計數器160遞減計數通過事件狀態或間隔數目，而且，一般說來，為間隔模式的靜態RAM電路35和36提供了地址。一個13位計數器161使信號計數器160將每一狀態保持期望的一段時間。更具體地說，當計數器161的輸出INTQ(0∶12)等於0時，就啟動事件計數器160。靜態RAM電路35和36有13個位用於存儲間隔長度，此間隔長度在每一間隔開始時裝入間隔定時器161。靜態RAM電路35和36還有一些位用於以8種模式中的一種任意地給超聲檢測系統10編程序，這8種模式對應于波形存儲啟動WAVEEN、門脈衝1啟動GlEN和門脈衝2啟動G2EN的可能組合。靜態RAM電路35和36的這3個位為比較器FPGA32和波FPGA33確定了波形採集間隔和硬體門電路搜索間隔。通過給在一些間隔中的信號編程序確定不起作用的那些延遲間隔，對於所述那些間隔，WAVEEN、G1EN和G2EN信號線的一些或全部都不起作用。
在工作時，在主脈衝信號之前，必須給靜態RAM電路35和36到15位裝載合適的的間隔計數並在0到2位裝載合適的、相應的門脈衝方式。剛好在每個主脈衝信號之前，通過重新設置信號PREBANGRS和PREBANGINIT，給信號計數器160和間隔定時器161裝上初始計數EVENTS(0∶6)和初始間隔INTERVAL(0∶12)。採樣啟動信號SAMPLEN一起作用，信號計數器160就減少其讀數，間隔定時器161就開始遞減計數。當間隔計數器161到達0時，就把INTERVAL(0∶12)的當前值從靜態RAM電路35和36裝入間隔定時器161，並且，信號計數器160計數減少計數，由此產生對於靜態RAM電路35和36的一個新地址。繼續這個過程，直到計數器160和161都到達0，這時計數器160和161都停止。在計數器160和161遞減計數期間，通過出現在SRAM電路35和36的輸出(0∶2)處的邏輯電平來確定門脈衝間隔。
如上所述，SRAM的3個位(0∶2)用來放置超聲檢測系統10的八種模式中的一種。更具體地說，將位0設為高以便啟動波形存儲，而將位0設為低以便禁止波形存儲。要啟動硬體門電路1搜索，位1被設為高，而要禁止硬體門電路1搜索，位1就設為低，剩下的位，即位2被設為高，以便啟動硬體門電路2搜索，而位2被設為低就會禁止硬體門電路2搜索。這些模式位(0∶2)與相應後續間隔的間隔位(3∶12)連接起來。
為了使邏輯門電路計數和傳遞延遲最少，使信號計數器輸出位與一個八進位的或門電路的輸入端連接，使這個八進位的或門電路的第二個輸入端與ISA接口IMSRAM地址寄存器的補碼連接。結果，在檢查期間必須把地址寄存器設置到FFh，而且，必須由CPU9使信號計數器160復位。
為SRAM電路35和36編程序的一個例子是基於下述這些條件FS＝50MS/s，接口門電路被啟動，搜索間隔延遲＝3μs，寬度＝4μs，波形門電路間隔的延遲＝1μs，寬度＝10μs，硬體門電路1搜索間隔的延遲＝3μs，寬度＝3μs，且硬體門電路2搜索間隔被禁止。波形和硬體GATEl信號指的是接口門電路的末端。關於ISA總線信號SRAM的內容如下表1地址 信號 十六進位 間隔，二進位 十進位 模式，二進位模式F8h74A8h 0000010010101 149 000假啟動F9h6638h 0000011000111 199 000間隔延遲FAh5152h 0000000101010 42010間隔搜索FBh4350h 0000001101010 106 000a-門電路延遲FCh34A9h 0000010010101 149 001a-門電路運行FDh27CBh 0000011111001 249 011a-門電路，半波門電路FEh151h 0000000001010 10001a-門電路FFh00h0000000000000 0 000逐步結束這樣，超聲檢測系統10可產生多個門脈衝間隔，其中，這些間隔可連接在一起，或者，也可以不連接在一起。可按定時器存儲器的每個比特寬度一個門脈衝來擴張門脈衝的數量。對於更多數量的門脈衝，用通常的一個延遲定時器和每個門電路一個寬度定時器的裝置，會耗費多得多的功率和邏輯電路。
超聲檢測系統10有一條多通道(MC)控制總線，這條多通道控制總線是一條通過一個多通道緩衝寄存裝置電路37到定時器FPGA33的、三信號總線。多通道控制總線與超聲檢測系統中的每塊UT系統板連接。多通道控制邏輯電路處於定時器FPGA33中。圖17是圖11所示的一個MC電路的方框圖，而圖18和19分別顯示了圖17中所示的一個MCMASTER電路171和一個MCSLAVE電路172。
參考圖17到19，超聲檢測系統10中的那些多通道板中只有一塊板被CPU9啟動作為正在工作的多通道主片，或者簡單主片，而且，只有主片171驅動多通道控制總線和計算機總線中斷請求(IRQ)線。不過，所有的板都有正在工作的多通道從動裝置172。包括多通道控制總線的三條線是一條MCSTANDBY信號線、一條MCDECBANGCNT信號線和一條MCSTARTBANG信號線，這些線從主片171有效地連接到每一從動裝置172。主片171操縱這些線，使每塊板上的「從動裝置主脈衝信號計數器」193遞減計數。各個板上的每個從動裝置比較電流主脈衝信號計數和它自己的主脈衝信號賦值，以便決定是否要在電流主脈衝信號期間獲取數據。如上面所定義的那樣，主脈衝信號是引起從換能器7而來的超聲能量的初始輸出脈衝的高壓脈衝。
更具體地說，在通電工作時，CPU9自動將所有板初始化為從動裝置的板172。接下來，CPU9隻將其中一個板初始化為主板172，並給每個格柵交叉脈衝(0∶3)的脈衝數量以及在兩個脈衝IBANGDELAY(5∶12)之間的時間編程序。CPU9利用每個格柵交叉脈衝(0∶3)的脈衝數量以及它們的脈衝賦值BASSIGNMENT(0∶3)時每個從動裝置172進行初始化。當用值為1的觸發多通道控制信號TRIGGERMC觸發主板171時，主板171把MCSTANDBY信號線降為零，MCSTANDBY信號線啟動從動裝置脈衝計數器193並發出MCSTARTBANG脈衝。如圖19所示，從動裝置172具有電路191和192，用於確定它們的脈衝賦值BASSIGNMENT是否與電流脈衝計數BANGCNT匹配，如果匹配，就會產生一個板啟動信號BOARDEN，以便開始採集。在主板171中的一個中間脈衝延遲計數器181開始遞減計數，當它到達0時，就發出一個衰減脈衝計數的脈衝MCDECBANGCNT。這個脈衝MCDECBANGCNT使得主板脈衝計數器185和所有的從動裝置脈衝計數器193減少它們的脈衝計數。七微秒以後，主板171發出另一個啟動脈衝的脈衝。繼續這個過程，直到脈衝計數BANGCNT減為零而且中間脈衝延遲計數為零，這時，發出中斷請求IRQACQ，觸發器183的輸出使信號線MCSTANDBY升高，而且，阻止了主板171的控制。可給超聲檢測系統10的每個通道編程，以便在採集數據期間選擇性地激發其脈衝發生器或前置放大電路12或14中的脈衝。因此，如果原意的話，可給多通道編程同時激發。可將多塊板10編程為彼此緊密同步地同時採集數據。
多通道控制器111快速、靈活而且可擴展，並且採集系統在每個格柵交叉只使用一次中斷，而不管通道的數量是多少，由此，減少了在上面通過的計算機總線的數量。在優選的實施例中，最多可使用8塊板和16個通道，而每塊板多路傳輸2個模擬通道到一個A/D電路18。本發明的超聲檢測系統10使得能在板上所有通道上進行同步波形和/或數據的硬體門電路採集。因此，本發明避免了現有技術的缺點，即需要多個脈衝和在時分多路復用系統中它們所伴隨的振鈴接通時間。而且，當選擇最高採樣速率時，通過同時把一個模擬信號饋送給一個雙通道A/D轉換器21，使得能並行處理兩個半速的數據流，由此，能夠用CMOS邏輯電路技術高速進行波形和硬體門處理。
與現有的檢測系統相比，本發明的超聲檢測系統提供了大量優點。例如，超聲檢測系統提供了一種快速恢復的、帶有符號的數字硬體視頻整流器和濾波器，這種整流器和濾波器能按高達16∶1或更高的固定比值壓縮所接收的超聲換能器信號中的數據。整流器和濾波器存儲一組採樣中的最高振幅的採樣值，並且比通常的模擬方案更快地恢復。超聲檢測系統還提供了一種更高解析度的整流器和濾波器，能通過在每個波形採樣添加一個字節的定時信息來保存精確的傳播時間間隔。
本發明的超聲檢測系統還可作為一種基於閾值的硬體數字式遊程長度編碼器來使用，用於壓縮所接收的超聲換能器信號中的數據，並用於僅存儲幅值超過使用者所選擇的閾值的數據。通過分別存儲數量由使用者選擇、在由下而上和由上而下的閾值交叉之前和之後的數據點，增強基於閾值的遊程長度編碼。超聲檢測系統還可將基於閾值的遊程長度編碼與帶有符號的數字硬體視頻整流器和濾波器結合，以便獲得極高的波形壓縮比。
本發明的超聲檢測系統提供了用於大量數字硬體門電路的容量。例如，超聲檢測系統可搜索所接收的超聲換能器信號，並存儲峰值和極性以及對應於使用者所確定的搜索間隔的峰值的傳播時間。還可提供一個閾值缺陷門電路，用於搜索超聲波所導出的信號並在一個由使用者所確定的搜索間隔、通過一個由使用者所選擇的閾值、存儲對應於所述信號的第一次偏移的傳播時間間隔。作為另一個例子，可提供一個接口門電路，用於延遲正常缺陷門電路搜索和波形存儲過程，直到所接收的超聲換能器信號在一個可由使用者選擇的搜索時間間隔超過一個可由使用者選擇的閾值為止。
本發明的超聲檢測系統還為僅具有兩個計數器的三個門電路提供了緊湊的邏輯控制。各個間隔可被銜接起來，並且可通過定時器存儲器以每個位寬一個門脈衝來擴充。與傳統的一個延遲定時器和每個門電路一個寬度定時器的結構相比，本發明以較少的功率和邏輯電路提供了數量更多的門電路。
本發明的超聲檢測系統還提供了一種快速、靈活可擴充的多通道控制器，不管通道數為多少，這種控制器對採集系統所造成的每個格柵交叉只使用一個中斷信號。進一步，如上所述，一種多通道檢測系統使得能同時對眾多的通道採集波形和/或硬體門電路的數據，並且並行處理兩個數據流。
出於顯示和說明的目的，前面已經給出了本發明的優選實施例的說明。並不打算把本發明窮舉或局限於所公開的精確形式。按照上述教導，許多改進和變型都是可能的。
為了最佳地說明本發明的原理及其實際應用而選擇和說明了實施例，由此，使得其它本領域普通技術人員能最佳應用本發明及各種實施例，並且採用適合所考慮的特定用途的各改進。打算使本發明的範圍僅由此處所附的權利要求書來限定。
權利要求書按照條約第19條的修改1.一種用於壓縮數字數據的超聲檢測系統，這種系統包括一個脈衝電路，用於用一個電壓信號激發一個超聲換能器，並從所述換能器接收模擬數據信號；一個用於確定採集間隔的定時電路；一個A/D轉換器，用於在所述採集間隔把所述模擬數據信號轉換成數字數據；一個用於確定由使用者所選擇的數字數據採樣組的計數器電路；一個用於在每個數字數據採樣組中採集數字數據的一個峰值的峰值檢測器電路；以及一個存儲器，用於從每個所述數字數據採樣組中只存儲一個數字數據的峰值，由此，把所述數字數據壓縮成所述峰值。
2.如權利要求1所述的超聲檢測系統，其中所述數字數據按不少於16∶1的整數比被壓縮。
3.如權利要求1所述的超聲檢測系統，其中所述數字數據按不少於2∶1的整數比被壓縮。
4.如權利要求1所述的超聲檢測系統，還包括一個第二脈衝電路，這個第二脈衝電路用於用一個第二電壓信號激發一個第二超聲換能器並從所述換能器接收第二模擬數據信號，其中所述A/D轉換器把所述第二模擬信號轉換成第二數字數據，而所述峰值檢測器電路從所述數字數據和所述第二數字數據中確定峰值。
5.如權利要求1所述的超聲檢測系統，還包括一個控制電路，這個控制電路用於防止所述存儲器存儲峰值，直到所述數字數據在前面所確定的搜索間隔期間超過某個閾值。
6.如權利要求1所述的超聲檢測系統，其特徵是所述峰值檢測器電路只是在所述模擬數據信號的正值期間採集所述峰值，以便得到所述模擬數據信號的半波整流。
7.如權利要求1所述的超聲檢測系統，其特徵是所述峰值檢測器電路只是在所述模擬數據信號的負值期間採集所述峰值，以便得到所述模擬數據信號的半波整流。
8.如權利要求1所述的超聲檢測系統，其特徵是所述峰值檢測電路在所述模擬數據信號的正值和負值期間都採集所述峰值，以便得到所述
權利要求
1.一種用於壓縮數字數據的超聲檢測系統，這種系統包括一個脈衝電路，用於用一個電壓信號激發一個超聲換能器，並從所述換能器接收模擬數據信號；一個用於確定採集間隔的定時電路；一個A/D轉換器，在所述採集間隔內將所述模擬數據信號轉換成數字數據；一個用於確定數字數據採樣組的計數器電路；一個峰值檢測器電路，用於採集每個數字數據採樣組中的數字數據的峰值；以及一個存儲器，用於從每個數字數據採樣組中只存儲一個所述數字數據的峰值，由此，把所述數字數據壓縮成所述峰值。
2.如權利要求1所述的超聲檢測系統，其中所述數字數據按不少於16∶1的整數比被壓縮。
3.如權利要求1所述的超聲檢測系統，其中所述數字數據按不少於2∶1的整數比被壓縮。
4.如權利要求1所述的超聲檢測系統，還包括一個第二脈衝電路，這個第二脈衝電路用於用一個第二電壓信號激發一個第二超聲換能器並從所述換能器接收第二模擬數據信號，其中所述A/D轉換器把所述第二模擬信號轉換成第二數字數據，而所述峰值檢測器電路從所述數字數據和所述第二數字數據中確定峰值。
5.如權利要求1所述的超聲檢測系統，還包括一個控制電路，這個控制電路用於防止所述存儲器存儲峰值，直到所述數字數據在前面所確定的搜索間隔期間超過某個閾值。
6.如權利要求1所述的超聲檢測系統，其特徵是所述峰值檢測器電路只是在所述模擬數據信號的正值期間採集所述峰值，以便得到所述模擬數據信號的半波整流。
7.如權利要求1所述的超聲檢測系統，其特徵是所述峰值檢測器電路只是在所述模擬數據信號的負值期間採集所述峰值，以便得到所述模擬數據信號的半波整流。
8.如權利要求1所述的超聲檢測系統，其特徵是所述峰值檢測電路在所述模擬數據信號的正值和負值期間都採集所述峰值，以便得到所述模擬數據信號的全波整流。
9.一種用於壓縮數字數據的超聲檢測系統，這種系統包括一個脈衝電路，用於用一個電壓信號激發一個超聲換能器，並從所述換能器接收模擬數據信號；一個用於把所述模擬數據信號轉換成數字數據的A/D轉換器；一個閾值比較電路，用於確定所述數字數據是否超過一個由使用者所選擇的閾值，以及一個用於存儲超過所述由使用者所選擇的閾值的數字數據的存儲器。
10.如權利要求9所述的超聲檢測系統，其中所述存儲器在上述數據超過所述由使用者所選擇的閾值之前和之後都存儲數據。
11.如權利要求9所述的超聲檢測系統，其中所述閾值比較電路在一個由使用者選取的間隔期間確定所述數位訊號是否超過上述由使用者所選擇的閾值。
12.如權利要求11所述的超聲檢測系統，其中所述閾值比較電路在若干由使用者所選取的間隔內確定所述數字數據是否超過上述由使用者所選擇的閾值。
13.如權利要求9所述的超聲檢測系統，還包括一個控制電路，用於防止所述存儲器存儲數字數據，直到所述數字數據在一個先前預定的搜索間隔期間超過第二閾值為止。
14.如權利要求9所述的超聲檢測系統，還包括一個第二脈衝電路，用於用第二電壓信號激發第二超聲換能器，並從所述換能器接收第二模擬數據信號，其中所述A/D轉換器把所述第二模擬信號轉換成第二數字數據，而所述閾值比較電路確定所述第二數字數據是否超過一個由使用者所選取的第二閾值，並且，所述存儲器存儲超過所述由使用者所選取的第二閾值的所述第二數字數據。
15.一種超聲檢測系統，這種超聲檢測系統包括一個脈衝電路，用於用一個電壓信號激發一個超聲換能器，並從所述換能器接收模擬數據信號；一個用於把所述模擬數據信號轉換成數字數據的A/D轉換器；一個用於確定一個由使用者所選取的搜索間隔的定時電路；一個峰值檢測器電路，用於在所述由使用者所選取的搜索間隔期間獲取所述數字數據的峰值；一個用於存儲所述數字數據的峰值的第一存儲器；一個用於確定與所述峰值相對應的傳播時間間隔的定時器；一個用於存儲所述傳播時間間隔的第二存儲器。
16.如權利要求15所述的超聲檢測系統，其中所述定時電路確定許多由使用者所選取的搜索間隔，所述峰值檢測器採集對於所述那些間隔的峰值，所述第一存儲器存儲所述峰值的數值，所述定時器確定所述峰值的傳播時間間隔，而所述第二存儲器存儲所述傳播時間間隔。
17.如權利要求15所述的超聲檢測系統，還包括一個控制電路，用於防止所述系統延遲然後搜索峰值和傳播時間間隔，直到所述數字數據在一個先前預定的搜索間隔期間超過第二閾值。
18.如權利要求15所述的超聲檢測系統，還包括一個第二脈衝電路，用於用一個第二電壓信號激發一個第二超聲換能器，並從所述換能器接收第二模擬數據信號，其中所述A/D轉換器把所述第二模擬信號轉換成第二數字數據，而所述峰值檢測器電路採集所述數字數據和所述第二數字數據的峰值。
19.如權利要求15所述的超聲檢測系統，其中所述峰值檢測器電路還確定上述峰值的極性，而所述第一存儲器存儲此極性。
20.一種超聲檢測系統，包括一個脈衝電路，用於用一個電壓信號激發一個超聲換能器，並從所述換能器接收模擬數據信號；一個用於把所述模擬數據信號轉換成數字數據的A/D轉換器；一個用於確定一個由使用者所選取的搜索間隔的定時電路；一個用於確定所述數字數據在由使用者所選取的搜索間隔期間是否超過一個由使用者所選擇的閾值的比較器；一個用於確定一個與一個超過由使用者所選擇的閾值的第一數據採樣有關的傳播時間間隔的定時器；以及一個用於存儲所述傳播時間間隔的存儲器。
21.如權利要求20所述的超聲檢測系統，還包括一個控制電路，這個控制電路用於防止所述系統延遲以及然後搜索一個閾值交叉，直到所述數字數據在一個先前預定的搜索間隔期間超過一個第二閾值。
22.如權利要求20所述的超聲檢測系統，還包括一個第二脈衝電路，用於用一個第二電壓信號激發一個第二超聲換能器，並從所述換能器接收第二模擬數據信號，其中所述A/D轉換器把所述第二模擬數據信號轉換成第二數字數據，而所述比較器確定所述第二數字數據在由使用者所選取的第二間隔期間是否超過一個由使用者所選擇的第二閾值。
23.一種超聲檢測系統，包括一個第一脈衝電路，用於用一個第一電壓信號激發一個第一超聲換能器，並從所述第一超聲換能器接收第一模擬數據信號；一個第二脈衝電路，用於用一個第二電壓信號激發一個第二超聲換能器，並從所述第二超聲換能器接收第二模擬數據信號；A/D轉換裝置，用於接收所述第一和第二模擬數據信號，並把所述第一和第二模擬數據信號轉換成第一數字數據和第二數字數據，所述A/D轉換裝置將所述第一數字數據相對於所述第二數字數據作延遲；以及用於將所述第二數字數據與所述第一數字數據並行處理的裝置。
24.如權利要求23所述的超聲檢測系統，其中所述A/D轉換裝置包括一個雙通道A/D轉換器。
25.如權利要求23所述的超聲檢測系統，其特徵是所述A/D轉換裝置包括單個的A/D轉換器，而所述系統還包括用於把所述單個A/D轉換器的輸出信號分離成所述第一數字數據和第二數字數據的裝置。
全文摘要
一種超聲檢測系統可從至少兩個超聲換能器接收數據並彼此並行地處理所述數據。該檢測系統可通過存儲一組採樣中具有最大振幅的採樣值來按一個固定的比值壓縮上述數據。該檢測系統還可通過只存儲超過一個由使用者所確定的閾值的採樣以及一個由使用者所確定的範圍附近的所述採樣的那些採樣來壓縮數據,提供基於閾值的遊程長度編碼。所述超聲檢測系統還提供了用於存儲一個由使用者所確定的間隔的一個峰值及有關的傳播時間間隔的一個硬體門路,以及一個用於存儲通過一個由使用者所確定的閾值和間隔的數據的第一偏移的傳播時間間隔的門電路。可通過一個恆定的延遲,或在一個由使用者所選取的時間間隔期間上述數據超過一個由使用者所選擇的閾值之前,延遲這些門電路的工作或者波形數據。所述系統還提供了多通道方案,這使得能同時對一個以上的通道進行數據的波形和/或硬體門電路的採集,並且使得能並行處理數據。
文檔編號G01N29/06GK1201525SQ96198153
公開日1998年12月9日 申請日期1996年9月17日 優先權日1995年9月18日
發明者R·L·迪克爾曼, M·A·卡梅爾林, S·L·克萊恩, M·聖·馬丁, D·S·勒奧納爾德 申請人:燃燒工程有限公司