Edmos器件的製造方法
2023-09-20 16:04:15 3
專利名稱：Edmos器件的製造方法
技術領域：
本發明涉及半導體技術領域，更具體地，本發明涉及一種漏極擴展金屬氧化物半導體器件(Extended Drain Metal Oxide Semiconductor, EDMOS)的製造方法。
背景技術：
MOS高壓器件在液晶面板驅動、電源管理、直流/交流轉換器等晶片中有著廣泛的應用。評價高壓器件的性能一般包括三個指標擊穿電壓、導通電阻和開關速度；評價高壓器件的可靠性一般包括兩個指標安全工作區和熱電子注入引起的性能退化。半導體器件中使用的MOS器件類型是N或P溝道漏極擴展金屬氧化物半導體 (EDMOS)器件，該器件利用漏極擴展區域提高器件的操作電壓，通常被用於諸如電源轉換電路中。常用的EDMOS器件有橫向擴展電晶體(LDMOS)器件、弱化表面電場(RESURF)電晶體等。EDMOS器件將短溝道操作與高電流處理能力合併，避免高的源-漏極電壓造成的源漏擊穿。除了性能優勢外，EDMOS器件的製造相對易於集成到CMOS處理流程中，從而便於在邏輯、低功率模擬等器件中使用。通常，在高電壓應用中使用的EDMOS器件是高壓MOS(HVMOS)電晶體器件。現有技術提供了一種EDMOS器件的製造方法，如圖1所示，為現有技術製造的EDMOS器件剖面結構示意圖，包括提供半導襯底100，所述半導體襯底100內形成有漏極輕摻雜漂移區105和背柵阱區104，所述半導體襯底上形成有柵極結構(包括柵介質層106和柵極材料層109)； 以柵極結構為掩模在半導體襯底內背柵阱區上形成源極輕摻雜區111 ；在柵極結構兩側形成側牆110 ；在柵極結構一側，半導體襯底內漏極擴展區上依次沉積矽化物阻擋層(SAB block) 118和源/漏區離子注入阻擋層(S/D implant block) 109 ；以柵極結構、側牆110、 矽化物阻擋層118和源/漏區離子注入阻擋層109為掩模，分別在半導體襯底內背柵阱區和漏極擴展區內形成源/漏區112和113。現有製作EDMOS器件的工藝通過沉積矽化物阻擋層和源/漏區離子注入阻擋層來增加側牆的寬度，進而使器件的溝道寬度變大，增大了器件的源/漏極擊穿電壓，提高器件的性能。在公開號為CN101197^1A的中國專利申請中可以發現更多關於現有製造EDMOS器件的技術信息。在實際中發現，現有技術製作EDMOS器件的製作方法在沉積矽化物阻擋層和源/ 漏離子注入阻擋層沉積過程中版圖複雜且很難採用自對準工藝實現，實際操作時存在操作誤差，當漏極到柵極的距離小於2um時，尤其是漏極到柵極的距離小於Ium時，這個誤差就會佔主導地位，嚴重影響所製造EDMOS器件的良品率。
發明內容
本發明解決的問題是提供一種EDMOD器件的製造方法，所述方法在製造EDMOS器件過程中能夠簡化版圖，有效降低操作誤差，且所生產的EDMOS器件良品率高。為解決上述問題，本發明提供一種EDMOD器件的製造方法，包括提供半導體襯底，所述半導體襯底內包含有漏極輕摻雜漂移區和背柵阱區，所述半導體襯底上形成有柵氧化層；在漏極輕摻雜漂移區上表面形成偽柵結構，在偽柵結構一側形成柵極結構，所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區；在偽柵結構和柵極結構兩側形成側牆；在漏極輕摻雜漂移區以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，在背柵阱區以柵極結構及其側牆為掩模進行源極重摻雜離子注入。可選的，所述偽柵結構和柵極結構的形成包括在所述柵氧化層上沉積多晶矽層； 圖形化所述多晶矽層形成偽柵和柵極；去除未被偽柵和柵極覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層。可選的，所述偽柵和柵極採用等離子刻蝕工藝形成。可選的，所述等離子刻蝕的刻蝕氣體為CF4、CF4/02、NF3> SF6, C2F6/02、C3F8, C4F8, CHF3> Cl2, BC13、CHCl3, CH2Cl2, C3Cl8, C4Cl8, NCl3 或 SiF4 中的一種或其組合。可選的，所述偽柵結構和柵極結構的寬度範圍分別為0. 18 Ium和0. 5 1. 2um, 所述偽柵結構和柵極結構之間的距離範圍為0. 2 0. 5um。可選的，於所述偽柵結構和柵極結構兩側側牆形成之前還包括以柵極結構為掩模在背柵阱區進行源極輕摻雜離子注入。為解決上述問題，本發明還供了另一種EDMOD器件的製造方法，包括提供半導體襯底，所述半導體襯底內包含漏極輕摻雜漂移區和位於漏極輕摻雜漂移區兩側的背柵阱區，所述半導體襯底上形成有柵氧化層；在所述漏極輕摻雜漂移區上方形成兩個偽柵結構，在偽柵結構一側形成柵極結構，所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區；在偽柵結構和柵極結構兩側形成側牆；在漏極輕摻雜漂移區以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，在背柵阱區以柵極結構及其側牆為掩模進行源極重摻雜離子注入。可選的，所述兩個偽柵結構之間的距離為0. 24 0. 35um。可選的，所述偽柵結構和柵極結構的形成包括在所述柵氧化層上沉積多晶矽層； 圖形化所述多晶矽層形成偽柵和柵極；去除未被偽柵和柵極覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層。可選的，所述偽柵和柵極採用等離子刻蝕工藝形成。可選的，所述等離子刻蝕的刻蝕氣體為CF4、CF4/02、NF3> SF6, C2F6/02、C3F8, C4F8, CHF3> Cl2, BC13、CHCl3, CH2Cl2, C3Cl8, C4Cl8, NCl3 或 SiF4 中的一種或其組合。可選的，所述偽柵結構和柵極結構的寬度範圍分別為0. 18 Ium和0. 5 1. 2um, 所述偽柵結構和柵極結構之間的距離範圍為0. 2 0. 5um。可選的，所述偽柵結構和柵極結構兩側側牆形成之前還包括以柵極結構為掩模在背柵阱區進行源極輕摻雜離子注入。可選的，所述EDMOS器件為共用漏極的兩個N型EDMOS器件或P型EDMOD器件。與現有技術相比，本發明具有以下優點本發明通過在漏極擴展區上方的半導體襯底上沉積偽柵結構來簡化製造EDMOS器件過程的中版圖，有效降低操作誤差，提高所製造EDMOS器件的良品率。此外，本發明還可以運用到製造共用漏極的N型或P型EDM0S，使各器件之間的隔離簡單，便於電路的擴展。
圖1示出了現有工藝製作的EDMOS器件剖面結構示意圖；圖2示出了本發明一種EDMOS器件製作方法的流程示意圖；圖3 圖7示出了本發明一個實施例的各階段EDMOS器件剖面結構示意圖；圖8示出了本發明另一種EDMOS器件製作方法的流程示意圖；圖9示出了本發明又一實施例共用漏極的EDMOS器件剖面結構示意圖。
具體實施例方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便於充分理解本發明，但是本發明還可以採用其他不同於在此描述的其它方式來實施，因此本發明不受下面公開的具體實施例的限制。正如背景技術部分所述，現有技術主要通過在DEMOS器件漏極擴展區上的半導體襯底上依次沉積矽化物阻擋層和源\漏極離子注入阻擋層來增加溝道的寬度，但該工藝版圖複雜且在實現的過程中存在操作誤差，當漏極到柵極的距離小於2um時，尤其是漏極到柵極的距離小於Ium時，這個誤差就會佔主導地位，嚴重影響所製造EDMOS器件的良品率。參考圖2，示出了本發明一種EDMOS器件的製造方法，包括執行步驟S201，提供半導體襯底，所述半導體襯底內包含有漏極輕摻雜漂移區和背柵阱區，所述半導體襯底上形成有柵氧化層；執行步驟S202，在漏極輕摻雜漂移區上表面形成偽柵結構，在偽柵結構一側形成柵極結構，所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區；執行步驟S203，在偽柵結構和柵極結構兩側形成側牆；執行步驟S204，在漏極輕摻雜漂移區以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，在背柵阱區以柵極結構及其側牆為掩模進行源極重摻雜離子注入。其中，所述偽柵結構和柵極結構的形成包括在所述柵氧化層上沉積多晶矽層； 圖形化所述多晶矽層形成偽柵和柵極；去除未被偽柵和柵極覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層。所述偽柵結構和柵極結構兩側側牆形成之前還包括以柵極結構為掩模在背柵阱區進行源極輕摻雜離子注入。接下來，結合具體的實施例，對本發明EDMOD器件製造方法進行說明。請結合附圖 3 圖7，為本發明一個實施例的各階段EDMOD器件剖面結構示意圖。如圖3所示，提供半導體襯底200，所述半導體襯底內包含有漏極輕摻雜漂移區 205和背柵阱區204，所述半導體襯底上形成有柵氧化層206。對於高壓N型EDMOS器件，所述半導體襯底200為高壓P阱，該高壓P阱通常具有相對較低的摻雜濃度，它可以是外延層或P型導電類型的其它層。在高壓P阱內進行P型離子體注入(body implant)，以形成背柵阱區204，所述P型離子的摻雜離子濃度比高壓P 阱區200內摻雜離子的濃度高。接著，對P型高壓阱200內背柵阱區204以外的區域進行漏極擴展區的N型離子注入和退火工藝，形成漏極輕摻雜漂移區205。所述柵氧化層206為二氧化矽(SiO2)或摻雜鉿(Hf)的二氧化矽，其厚度根據產品要求及工藝條件確定，實際生產中，所述柵氧化層206的厚度為Inm至20nm。所述柵氧化層可通過熱氧化工藝或化學氣相沉積(CVD)的方法形成，其具體形成方法作為本領域技術人員公知的技術，在此不做贅述。對於高壓P型EDMOS器件，所述半導體襯底200為高壓N阱，該高壓N阱通常具有相對較低的摻雜濃度，它可以是外延層或N型導電類型的其它層。在高壓N阱內進行N型離子體注入，所注入的N型離子比高壓N阱區200內摻雜離子的濃度高，形成背柵阱區204。 對N型高壓阱200內背柵阱區204以外的區域進行漏極擴展區的P型離子注入和退火工藝， 形成輕摻雜漂移區205。所述柵氧化層206材質與形成工藝與N型EDMOS器件柵氧化層一樣。如圖4所示，在漏極輕摻雜漂移區205上表面形成偽柵結構，在偽柵結構一側形成柵極結構，所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區。所述偽柵結構和柵極結構的形成包含在所述柵氧化層206上沉積多晶矽層(圖未示)；圖形化所述多晶矽層形成偽柵208和柵極209 ；去除未被偽柵208和柵極209覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層206b和206a。其中，所述偽柵結構由偽柵208和柵氧化層206b構成，柵極結構由柵極209和柵氧化層206a構成。採用等離子體刻蝕工藝圖形化所述多晶矽層，形成偽柵208和柵極209。所述等離子體刻蝕工藝採用的刻蝕氣體為 CF4、CF4/02、NF3> SF6, C2F6/02、C3F8, C4F8, CHF3> Cl2, BC13、 CHCl3, CH2Cl2, C3Cl8, C4Cl8, NCl3或SiF4中的一種或其組合。所述偽柵結構和柵極結構的寬度根據產品的要求及工藝條件決定。在具體實施例中，所述偽柵結構和柵極結構的寬度範圍分別為0. 18 Ium和0. 5 1. 2um，所述偽柵結構和柵極結構之間的距離範圍為0. 2 0. 5um。利用氫氟酸(HF)刻蝕溶液去除所述未被偽柵和柵極覆蓋的柵氧化層。所述氫氟酸溶液質量百分比濃度小於等於2%，反應的溫度範圍為22 24攝氏度；刻蝕的速率範圍為50 60埃每分鐘，刻蝕的反應時間根據產品要求及工藝條件決定。如圖5所示，以柵極結構為掩模進行源極輕摻雜離子注入，形成源極輕摻雜區 211。對於N型EDMOS器件，源極輕摻雜區211摻雜離子的導電類型為N型；對於P型 EDMOS器件，源極輕摻雜區211摻雜離子的導電類型為P型。其具體的摻雜離子以及離子注入方法與現有技術相同，作為本領域技術人員的公知技術，在此不做贅述。如圖6所示，在偽柵結構和柵極結構兩側形成側牆210。本實施例中，所述側牆210可以為單層結構，其材質為氮化矽。在其他實施例中， 所述側牆210還可以為多層結構，例如為氧化矽-氮化矽-氧化矽組成的ONO結構。所述側牆210的製作方法與現有技術相同，作為本領域技術人員的公知技術，在此不做詳細的說明。最後，如圖7所示，在漏極輕摻雜漂移區205以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，形成漏極重摻雜區213 ；在背柵阱區204以柵極結構及其側牆為掩模進行源極重摻雜離子注入，形成源極重摻雜區212。對於N型EDMOS器件，所述漏極重摻雜區213和源極重摻雜區212摻雜離子的導電類型為N型；對於P型EDMOS器件，所述源極重摻雜區212和漏極重摻雜區213摻雜離子的導電類型為P型。其重摻雜離子注入的摻雜離子和離子注入方法與現有技術相同，作為本領域技術人員的公知技術，在此不做詳細的說明。參考圖8，示出了另一種EDMOS器件的製造方法，包括執行步驟S301，提供半導體襯底，所述半導體襯底內包含漏極輕摻雜漂移區和位於漏極輕摻雜漂移區兩側的背柵阱區，所述半導體襯底上形成有柵氧化層；執行步驟S302，在所述漏極輕摻雜漂移區上方形成兩個偽柵結構，在偽柵結構一側形成柵極結構，所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區；執行步驟S303，在偽柵結構和柵極結構兩側形成側牆；執行步驟S304，在漏極輕摻雜漂移區以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，在背柵阱區以柵極結構及其側牆為掩模進行源極重摻雜離子注入。其中，所述偽柵結構和柵極結構的形成包括在所述柵氧化層上沉積多晶矽層； 圖形化所述多晶矽層形成偽柵和柵極；去除未被偽柵和柵極覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層。所述偽柵結構和柵極結構兩側側牆形成之前還包括以柵極結構為掩模在背柵阱區進行源極輕摻雜離子注入。在具體的實施例中，該EDMOS器件的製造方法實際上是將兩個N型EDMOS器件或兩個P型EDMOD器件製作在一起，共用一個漏極，並通過一個漏接觸連線引出。共用一個漏極的EDMOS器件中每個EDMOS器件的製作方法與上實施例中N型EDMOS器件或P型EDMOD 器件的製作方法完全相同，其所製造的EDMOS器件的剖面結構示意圖如圖9所示。當圖9為兩個N型EDMOS器件共用一個漏極時，包括高壓P阱300，P型背柵阱區 304以及形成於P型背柵阱區304內的N型源極輕摻雜區311和N型源極重摻雜區312、N 型漏極輕摻雜漂移區305以及形成於N型漏極輕摻雜漂移區305內兩個N型EDMOS器件共用的N型漏極重摻雜區313、N型漏極輕摻雜漂移區305上方由偽柵308和柵氧化層306b 構成的偽柵機構以及偽柵結構兩側的側牆310、與偽柵結構相鄰且距N型重摻雜區313較遠半導體襯底上由柵極309和柵氧化層306a構成的柵極結構及其兩側的側牆310，其中所述共用一個漏極的兩個N型EDMOS器件關於N型漏極重摻雜區313對稱。當圖9為兩個P型EDMOS器件共用一個漏極時，包括高壓N阱300，N型背柵阱區 304以及形成於P型背柵阱區304內的P型源極輕摻雜區311和P型源極重摻雜區312、P 型漏極輕摻雜漂移區305以及形成於P型漏極輕摻雜漂移區305內兩個P型EDMOS器件共用的P型漏極重摻雜區313、P型漏極輕摻雜漂移區305上方由偽柵308和柵氧化層306b 構成的偽柵機構以及偽柵結構兩側的側牆310、與偽柵結構相鄰且距P型重摻雜區313較遠半導體襯底上由柵極309和柵氧化層306a構成的柵極結構及其兩側的側牆310，其中所述共用一個漏極的兩個P型EDMOS器件關於P型漏極重摻雜區313對稱。兩個EDMOS器件共用一個漏極的優點是使器件之間的隔離變得簡單。在實際的應用過程中，通常將將共用漏極的EDMOS器件成排的製造在同一半導體襯底上，以便於結構的擴展。綜上，本發明通過在漏極擴展區上方的半導體襯底上沉積偽柵結構來代替傳統工藝中利用沉積矽化物阻擋層和源/漏離子注入阻擋層沉積工藝來提高EDMOS器件的擊穿電壓，該方法版圖簡單，有效降低了在製造漏極與柵極之間距離小於2um的EDMOS器件過程中因沉積矽化物阻擋層和源/漏離子注入阻擋層而產生操作誤差，提高了所製造EDMOS器件的良品率。 本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。
權利要求
1.一種EDMOS器件的製造方法，其特徵在於，包括提供半導體襯底，所述半導體襯底內包含有漏極輕摻雜漂移區和背柵阱區，所述半導體襯底上形成有柵氧化層；在漏極輕摻雜漂移區上表面形成偽柵結構，在偽柵結構一側形成柵極結構，所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區；在偽柵結構和柵極結構兩側形成側牆；在漏極輕摻雜漂移區以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，在背柵阱區以柵極結構及其側牆為掩模進行源極重摻雜離子注入。
2.如權利要求1所述的EDMOS器件的製造方法，其特徵在於，所述偽柵結構和柵極結構的形成包括在所述柵氧化層上沉積多晶矽層；圖形化所述多晶矽層形成偽柵和柵極；去除未被偽柵和柵極覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層。
3.如權利要求2所述的EDMOS器件的製造方法，其特徵在於，所述偽柵和柵極採用等離子刻蝕工藝形成。
4.如權利要求3所述的EDMOS器件的製造方法，其特徵在於，所述等離子刻蝕的刻蝕氣體為 CF4、CF4/02、NF3、SF6, C2F6/02、C3F8, C4F8, CHF3, Cl2, BCl3, CHCl3, CH2Cl2^C3Cl8, C4Cl8, NCl3 或SiF4中的一種或其組合。
5.如權利要求1所述的EDMOS器件的製造方法，其特徵在於，所述偽柵結構和柵極結構的寬度範圍分別為0. 18 Ium和0. 5 1. 2um，所述偽柵結構和柵極結構之間的距離範圍為 0. 2 0. 5um。
6.如權利要求1所述的EDMOS器件的製造方法，其特徵在於，於所述偽柵結構和柵極結構兩側側牆形成之前還包括以柵極結構為掩模在背柵阱區內進行源極輕摻雜離子注入。
7.—種EDMOS器件的製造方法，其特徵在於，包括提供半導體襯底，所述半導體襯底內包含漏極輕摻雜漂移區和位於漏極輕摻雜漂移區兩側的背柵阱區，所述半導體襯底上形成有柵氧化層；在所述漏極輕摻雜漂移區上方形成兩個偽柵結構，在各偽柵結構一側形成柵極結構， 所述柵極結構兩側分別暴露出漏極輕摻雜漂移區和背柵阱區；在偽柵結構和柵極結構兩側形成側牆；在漏極輕摻雜漂移區以偽柵結構及其側牆為掩模進行漏極重摻雜離子注入，在背柵阱區以柵極結構及其側牆為掩模進行源極重摻雜離子注入。
8.如權利要求7所述的EDMOS器件的製造方法，其特徵在於，所述兩個偽柵結構之間的距離為0. 24 0. 35um。
9.如權利要求7所述的EDMOS器件的製造方法，其特徵在於，所述偽柵結構和柵極結構的形成包括在所述柵氧化層上沉積多晶矽層；圖形化所述多晶矽層形成偽柵和柵極；去除未被偽柵和柵極覆蓋的柵氧化層，形成偽柵結構和柵極結構的柵氧化層。
10.如權利要求9所述的EDMOS器件的製造方法，其特徵在於，所述偽柵和柵極採用等離子刻蝕工藝形成。
11.如權利要求10所述的EDMOS器件的製造方法，其特徵在於，所述等離子刻蝕的刻蝕氣體為 CF4λ CF4/O2 Λ NF3Λ SF6Λ C2F6/O2 Λ C3F8λ C4F8λ CHF3Λ Cl2、BC13、CHCl3Λ CH2Cl2 Λ C3C18、C4C18、 NCl3或SiF4中的一種或其組合。
12.如權利要求7所述的EDMOS器件的製造方法，其特徵在於，所述偽柵結構和柵極結構的寬度範圍分別為0. 18 Ium和0. 5 1. 2um，所述偽柵結構和柵極結構之間的距離範圍為0. 2 0. 5um。
13.如權利要求7所述的EDMOS器件的製造方法，其特徵在於，所述偽柵結構和柵極結構兩側側牆形成之前還包括以柵極結構為掩模在背柵阱區進行源極輕摻雜離子注入。
14.如權利要求7所述的EDMOS器件的製造方法，其特徵在於，所述EDMOS器件為共用漏極的兩個N型EDMOS器件或P型EDMOD器件。
全文摘要
一種EDMOS器件的製造方法，通過在EDMOS器件漏極擴展區上方的半導體襯底上沉積偽柵結構來代替傳統工藝中利用沉積矽化物阻擋層和源/漏離子注入阻擋層沉積工藝，提高EDMOS器件的擊穿電壓。該EDMOD器件的製造方法還可以製造共用漏極的EDMOD器件，其優點是使器件之間的隔離變得簡單、便於結構擴展。本發明EDMOS器件的製造方法版圖簡單，有效降低了在製造漏極與柵極之間距離小於2μm的EDMOS器件過程中因沉積矽化物阻擋層和源/漏離子注入阻擋層而產生操作誤差，提高了所製造EDMOS器件的良品率。
文檔編號H01L21/336GK102184867SQ20111010326
公開日2011年9月14日 申請日期2011年4月22日 優先權日2011年4月22日
發明者劉正超 申請人:上海宏力半導體製造有限公司