基於pci總線的led燈飾視頻處理系統的製作方法
2023-09-15 23:48:15
專利名稱：基於pci總線的led燈飾視頻處理系統的製作方法
技術領域：
本實用新型涉及LED燈飾控制技術，具體涉及一種基於PCI總線的LED燈 飾視頻處理系統。
背景技術：
傳統的景觀照明多使用靜態的霓虹燈作為幕牆裝飾，僅有光亮和簡單色彩 變化效果，不能兼作為娛樂、廣告、信息傳播等用途，不能滿足大型建築物， 如標誌性樓、橋梁和廣場的個性化特徵需求，且耗電量相對較大。LED是一種新 型的高效光源，相對於霓虹燈、日光燈而言，除具有無汞、省材、對環境無電 磁汙染、無有害射線等優點之外，更重要的是具有節能、壽命長等優勢，發展 LED技術已成為國家能源戰略的重要組成部分。在景觀照明中，由於LED採用低 壓供電，其用於絕緣的開銷與霓虹燈相比要小得多，可靠性更高，因此LED燈 光已是今後城市景觀照明的主要發展趨勢，近年來也得到了快速發展。
目前，LED燈飾的控制系統中使用較廣泛的有DMX512控制系統，DMX512 LED 燈飾控制系統由演示效果設計軟體(在PC機上使用)、主控器和LED燈具陳列 組成，由於DMX512燈飾控制系統要對每個燈具單獨設定地址，DMX512最多只能 控制512個通道也就是170個全彩LED燈具，所以只能應用在小規模LED控制 系統中，只能做到系統的局部控制，無法對整個系統實現完全智能化控制，而 且數據傳輸速率不高、穩定性不足。同時，用於景觀照明的LED均為彩色多灰 度級LED，由於彩色多灰度級LED像素的分散性，LED顯示屏本身的LED控制方 式更不能滿足大型LED燈飾系統的控制需要。國內的燈具製造廠家很多，但在 系統控制方面投入不夠，很少能提供滿足大型LED燈飾系統需要的視頻處理系 統。
實用新型內容
本實用新型目的在於克服現有技術的不足，提供一種數據傳輸速率高、穩 定性強、能滿足大型LED燈飾系統控制需要的基於PCI總線的LED燈飾視頻處理系統。
本實用新型的目的通過下述技術方案實現基於PCI總線的LED燈飾視頻 處理系統，包括依次連接的個人電腦終端、聯機控制器、數據分配器組、數據
緩衝器和LED燈具，所述數據分配器組由多個數據分配器串行連接組成。
所述聯機控制器包括DVI/USB數據接收電路板、PCI總線電路板、FPGA 控制電路板，所述DVI/USB數據接收電路板與FPGA控制電路板通過PCI總線 電路板相連接。
所述DVI/USB數據接收電路板設置有DVI接口 、 USB接口 ，該DVI接口 、 USB與個人電腦終端的DVI接口、 USB接口對應連接。
所述PCI總線電路板包括MASTER板插槽、SLAVE板插槽以及電源電路， 電源電路與MASTER板插槽、SLAVE板插槽相應連接，MASTER板插槽上搭 建DVI/USB數據接收電路板，SLAVE板插槽上搭建FPGA控制電路板。
所述SLAVE板插槽有3塊以上，與MASTER板插槽相鄰連接的第2塊 SLAVE板插槽與第3塊SLAVE板插槽之間設置有4塊緩衝器晶片，該4塊緩 衝器晶片同時與PCI總線電路板的電源電路相連接。
所述DVI/USB數據接收電路板設置有DVI數據接收電路、USB數據接收 電路，所述DVI數據接收電路、USB數據接收電路分別與PCI總線電路板的 MASTER板插槽相連接。
所述DVI數據接收電路包括DVI解碼電路，DVI解碼電路主要由DVI解碼 晶片及其電源電路、存儲EDID數據的EEPROM組成，解碼電路包括偶象素信 號QE腳、奇象素信號QO腳、時鐘信號(ODLCK)腳、場同步控制信號(Hsync) 腳、場同步控制信號(Vsync)、有效數據信號(DE)腳、直流電源5V (VCC5) 腳，所述QE腳、QO腳、ODLCK腳、Hsync腳、Vsync腳、DE腳、VCC5腳 分別與PCI總線電路板的MASTER板相連接。
所述USB接收電路主要由ARM7及其電源電路、程序下載電路組成，USB 接收電路包括POWER-ON腳、SPI_Clk腳、SPI—MOSI腳、SPI—MISO腳， POWER-ON腳、SPI—Clk腳、SPyVtOSI腳、SPI_MISO腳分別與PCI總線電路 板的MASTER板相連接。
所述FPGA控制電路板包括FPGA主控晶片、圖像緩存SRAM、配置信息 緩存SRAM、網絡接口電路、電源電路，所述FPGA主控晶片分別與圖像緩存 SRAM、配置信息緩存SRAM、網絡接口電路、電源電路相連接。所述PPGA主控晶片包括QE腳、QO腳、ODLCK腳、DE腳、Vsync腳、 Hsync腳、SPI_Clk腳、SPI—MOSI腳、SPI—MISO腳和SPI_SEL腳，所述QE 腳、QO腳、ODLCK腳、DE腳、Vsync腳、Hsync腳、SPI—Clk腳、SPI_MOSI 腳、SPI—MISO腳和SPI—SEL腳分別與所述SLAVE板相連接；所述PPGA主控 晶片、圖像緩存SRAM均包括數據埠 (DA)、地址埠 (AA)、寫數據使能 埠 (WE一A)、輸出使能埠 (OE—A/)，所述PPGA主控晶片、圖像緩存SRAM 的數據埠 (DA)、地址埠 (AA)、寫數據使能埠 (WE—A)、輸出使能端 口 (OE一A)對應連接；所述PPGA主控晶片、配置信息緩存SRAM均包括數 據埠(DB)、地址埠(AB)、寫數據使能埠(WE—B)、輸出使能埠(OE—B)， 所述PPGA主控晶片、配置信息緩存SRAM的數據埠 (DB)、地址埠 (AB)、 寫數據使能埠 (WE_B)、輸出使能埠 (OE_B)對應連接；所述FPGA主控 晶片、網絡接口電路均包括有數據輸出埠 (T—TXD)、使能埠 (TTXEN)、 時鐘埠 (T_TXCLK)，所述FPGA主控晶片、網絡接口電路的數據輸出埠 (T—TXD)、使能埠 (TTXEN)、時鐘埠 (T—TXCLK)對應連接。
所述FPGA主控晶片包括DVI數據接收模塊、PLL倍頻模塊、圖像數據和 配置信息處理模塊、內部RAM模塊、網絡接口發送模塊，所述圖像數據和配置 信息處理模塊分別與DVI數據接收模塊、SPI數據接收模塊、PLL倍頻模塊、 內部RAM模塊、網絡接口發送模塊以及圖像緩存SRAM、配置信息緩存SRAM 相連接，PLL倍頻模塊同時與DVI數據接收模塊、SPI數據接收模塊連接，內 部RAM模塊同時與網絡接口發送模塊連接，網絡接口發送模塊與網絡接口電路 連接後與數據分配器組相連接。
本實用新型的工作過程包括以下步驟
(1) 所述個人電腦終端通過DVI接口把圖像數據及其控制信號發送到 DVI/USB數據接收電路板，同時，個人電腦終端通過USB接口把配置信息發送 到DVI/USB數據接收電路板；
(2) 所述FPGA控制電路板通過PCI總線電路板與DVI/USB數據接收電 路板進行信號傳輸，接入從個人電腦終端傳來的圖像數據及其控制信號以及配 置信息；
(3) 所述DVI數據接收模塊在PLL倍頻模塊的倍頻控制下，接收從DVI 接口輸入的圖像數據及其控制信號，並根據控制信號獲取圖像數據中的R、 G、 B三原色像素數據並存儲到圖像緩存SRAM中，所述SPI串並轉換模塊接收從USB接口輸入的串行的配置信息，並將其轉換成8位並行、字節處理的數據， SPI數據存儲模塊根據USB接口輸入的配置信息協議處理SPI串並轉換模塊輸 入的數據並存儲到配置信息緩存SRAM中；
(4) 所述圖像數據和配置信息處理模塊根據SPI數據存儲模塊輸入的配置 信息，從圖像緩存SRAM中讀出配置信息指示的RGB數據，然後根據數據分配 器數據幀協議生成物理層幀數據並存儲到內部RAM中；
(5) 所述網絡接口發送模塊從內部RAM中讀出幀數據並發送到網絡接口
電路；
(6) 數據分配器組接收網絡接口電路傳來的幀數據，並經數據緩衝器發送 到LED燈具，控制LED的開關。
所述PLL倍頻模塊實現圖像數據傳輸時鐘的倍頻，使DVI數據接收模塊在 兩個時鐘內完成對一個像素點數據的接收並存儲到圖像緩存SRAM中，其中第 一個時鐘接收像素點數據，第二個時鐘將像素點數據存儲到圖像緩存SRAM中。
所述像素數據的控制信號包括PC桌面圖像的時鐘信號、場同步控制信號、 行同步控制信號、有效數據信號。
所述配置信息包括圖像數據的布局信息和截圖框信息。
所述FPGA主控晶片程序模塊通過VHDL語言(Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路的硬體描述語言)進行 描述。
本實用新型相對於現有技術具有如下的優點及效果
(1) 本實用新型系統以PCI總線為架構，搭載負責不同功能模塊的電路板， 滿足了本系統的各種功能需求，增強了可擴展性；
(2) 本實用新型系統PCI總線電路板上可以設計有多塊PCI插槽，可同對 搭載多個FPGA控制板，實現即插即用，計算機上播放的任何信息可實時地在 LED陳列中顯示，滿足不同設計方案的需求；滿足不同LED陳列規模的需要；
(3) 本實用新型系統根據PCI總線的規範，在設計中分隔控制信號埠和 數據信號埠，實現數據傳輸的高速率、穩定性和抗幹擾性；
(4) 本實用新型系統基於PCI總線，在硬體設計方案上釆用合理的模塊分 工模式，主控設備和目標設備可以高效地獨立工作，同時可以通過PCI總線協 同工作，大大增強系統的魯棒性，更適用於大規模的工業生產；
(5) 本實用新型系統的聯機控制器與數據分配器組組成串行連接網絡，可以減少系統的布線，延伸圖像數據傳輸的距離；
(6)本系統採用全數位化的視頻接口DVI，整個信號傳輸過程中是數字信 號之間的變換，所涉及的只是編碼、解碼算法，保障極低的誤碼率，繞開了數 模轉換、昂貴的ADC，不僅提高了圖像質量，而且進一步降低了電路的複雜度， 成本較低，可以直接接駁後續的數字處理電路。
圖1是本實用新型基於PCI總線的LED燈飾視頻處理系統的整體結構示意
圖2是本實用新型的工作流程框圖3是本實用新型DVI/USB數據接收電路板的頂層連接關係圖4是FPGA控制電路板的頂層連接關係圖5是本實用新型FPGA主控晶片的整體結構示意圖6是本實用新型PCI總線電路板結構示意圖一；
圖7是本實用新型PCI總線電路板結構示意圖二。
具體實施方式
下面結合實施例及附圖對本實用新型作進一步詳細的描述，但本實用新型 的實施方式不限於此。 實施例1
圖1所示為本基於PCI總線結構的LED燈飾視頻處理系統的整體結構，包 括依次連接的個人電腦終端、聯機控制器、數據分配器組、數據緩衝器(差分 接收器)和LED燈具，所述個人電腦終端與聯機控制器通過DVI電纜和USB 電纜連接，所述聯機控制器與數據分配器組、數據分配器之間通過超五類雙絞 線連接，數據分配器與數據緩衝器直接連接，並通過8 口緩衝器輸出到LED燈 具。
本實用新型系統中的聯機控制器包括DVI/USB數據接收電路板、PCI總線 電路板、FPGA控制電路板，所述DVI/USB數據接收電路板設置有DVI接口、 USB接口，該DVI接口、 USB同時與個人電腦終端的DVI接口、 USB接口對
應連接。
圖6、圖7所示為PCI總線電路板的結構示意圖，本系統的PCI總線電路板的底板中一共有5塊PCI插槽以及電源電路，其中圖6示出了 MASTER板插槽 及與其相鄰連接的前2塊SLAVE板插槽(slaveO、slavel)。圖7示出了與MASTER 板插槽相鄰連接的後2塊SLAVE板插槽(slave2、 slave3)，在slavel與slave2 之間設置有4塊緩衝器晶片(SN74LVC16245DL)，以對slave2、 slave3產生足 夠驅動力的數據信號，圖7示出了其中一塊緩衝器晶片(SN74LVC16245DL)。
MASTER板插槽上搭建DVI/USB數據接收電路板，SLAVE板插槽上搭建 FPGA控制電路板。所述電源電路接入5V電源，與插槽和緩衝器相應位置連接。
本實用新型系統的FPGA控制電路板包括FPGA主控晶片(EP1C6Q240C8)、 圖像緩存SRAM、配置信息緩存SRAM、網絡接口電路、電源電路。所述FPGA 主控晶片分別與圖像緩存SRAM、配置信息緩存SRAM、阿絡接口電路、電源 電路相連接。
圖2示出了聯機控制器的工作流程框圖。FPGA控制電路板通過PCI總線電 路板與DVI/USB數據接收電路板連接，從DVI接口接入從個人電腦終端傳來的 圖像數據及其控制信號。FPGA主控晶片(EP1C6Q240C8)從DVI接口獲取圖 像數據中的R、 G、 B三原色的像素數據及PC桌面圖像的時鐘信號Clk、場同 步控制信號Vsync、行同步控制信號Hsync、有效數據信號DE等控制信號，並 根據接收的控制信號接收有效的圖像數據。本系統屏幕解析度為1024X768，屏 幕刷新率為60Hz，像素位數為24位，為保證圖像數據的正確、高速和穩定地讀 寫，FPGA主控晶片外圍採用4塊高速存儲的圖像緩存SRAM，包括SRAM圖 像緩存A (512kX16位)、SRAM圖像緩存C (512kX16位)、SRAM圖像緩存 B (512kX8位)、SRAM圖像緩存D (512kX8位)。同時，FPGA主控晶片通 過DVI/USB數據接收電路板的UBS接口接收配置信息，配置信息包括圖像數 據的布局信息和截圖框信息，並根據USB接口輸入的配置信息協議處理後存儲 於配置信息緩存SRAM (1024kX8位)。同時，處理後的圖像數據和配置信息將 被組成乙太網幀通過網絡接口電路發送到數據分配器。
圖3所示為DVI/USB數據接收電路板的頂層連接關係圖，體現了所述PCI 總線結構的功能模塊分工，DVI/USB數據接收電路板和FPGA控制電路板通過 PCI插槽相互連接，實現控制信號和數據信號的通信。DVI/USB數據接收電路 板的頂層連接關係包括DVI解碼電路(U—TFP101A)、 USB數據接收電路 (UJJSB)、 PCI插槽(JP1)，它們採用不同的電源供電，相互之間的電氣關係 完全隔絕。所述DVI解碼鬼路主要通過DVI解碼晶片及其電源電路、存儲EDID數據的EEPROM實現，其偶象素信號QE腳、奇象素信號QO腳分別接PCI插 槽(JP1)的A1 A24、 B26 B49， ODCK腳接A25， DE腳接B52, Vsync、 Hsync 腳分別接A52、 B53， VCC5腳接A62/B62。所述USB接收電路主要通過ARM7 內核的晶片及其電源電路、程序下載電路實現，其SPI一Clk腳接PCI插槽的A53， SPI—MOSI和SPI—MISO腳分別接B54和A54。
圖4所示為FPGA控制電路板的頂層連接關係圖，其包括FPGA主控晶片
(U—EP1C6)、圖像緩存SRAM (U_FrameSRAM—A、 U_FrameSRAM—B)、配置 信息緩存SRAM (U—TableSRAM)、網絡接口電路(U_RTL8201CL—TX)、電源 電路(U—MiscPower)、 PCI插槽(JP100)。所述FPGA主控晶片的QE、 QO、 ODCK、 DE、 Vsync、 Hsync、 SPI—Clk、 SPI—MOSI和SPI—MISO腳與PCI插槽 的連接方式同上所述。FPGA主控晶片與圖像緩存SRAM連接的腳有數據埠
(DA/DB)、地址埠 (AA/AB)、寫數據使能埠 (WE—A/WE_B)、輸出使能 埠 (OE—A/OE_B)，與配置信息緩存SRAM的連接方式同上所述。FPGA主控 晶片與網絡接口電路連接的腳有數據輸出埠 (T—TXD)、使能埠 (TTXEN)、 時鐘埠 (T—TXCLK)。
圖5示出了 FPGA主控晶片的整體結構，FPGA主控晶片包括DVI數據接 收模±央、PLL倍頻模塊、圖像數據和配置信息處理模塊、內部RAM模塊、網絡 接口發送模塊，所述SPI數據接收模塊包括相連接的SPI串並轉換模塊、SPI數 據存儲模塊。所述圖像數據和配置信息處理模塊分別與DVI數據接收模塊、SPI 數據存儲模塊、PLL倍頻模塊、內部RAM模塊、網絡接口發送模塊以及圖像緩 存SRAM、配置信息緩存SRAM相連接，PLL倍頻模塊同時與DVI數據接收模 塊、SPI數據接收模塊連接，內部RAM模塊同時與網絡接口發送模塊連接，網 絡接口發送模塊與網絡接口電路連接後與數據分配器組相連接。
所述DVI數據接收模塊在PLL倍頻模塊的倍頻控制下，接收從DVI接口輸 入的圖像數據及其控制信號，並根據控制信號獲取圖像數據中的R、 G、 B三原 色像素數據並存儲到圖像緩存SRAM中，所述SPI串並轉換模塊接收從USB接 口輸入的串行的配置信息，並將其轉換成8位並行、字節處理的數據，SPI數據 存儲模塊根據USB接口輸入的配置信息協議處理SPI串並轉換模塊輸入的數據 並存儲到配置信息緩存SRAM中；所述PLL倍頻模塊實現圖像數據及其控制信 號傳輸時鐘的倍頻，保證DVI數據接收模塊在兩個時鐘內完成對一個像素點數 據的接收並存儲到圖像緩存SRAM中，其中第一個時鐘接收像素點數據，第二個時鐘將像素點數據存儲到圖像緩存SRAM中；所述圖像數據和配置信息處理 模塊根據SPII數據存儲模塊輸入的布局信息和截圖框信息，從圖像緩存SRAM 中讀出配置信息指示的RGB數據，然後根據數據分配器數據幀協議生成物理層 幀數據並存儲到內部RAM中；所述網絡接口發送模塊從內部RAM中讀出幀數 據發送到網絡接口電路。
以上所述模塊中，PLL倍頻模塊和內部RAM模塊由Altera公司的QuartusII 軟體Mega Wizard Plug-In Manager生成。
本實用新型系統中，FPGA主控晶片採用一片Altera公司的Cyclone系列的 型號為EP1C6Q240的現場可編程門陣列FPGA(Field Programmable Gate Array)。 這一款FPGA供電電源為3.3V和1.5V，可用I/O 口多達185個。數據存儲器 (SRAM)為ISSI公司的IS61LV51216、 IS61LV5128、 IS61LV10248。網絡接口 晶片採用Realtek公司的RTL8021CL晶片，Realtek RTL8201CL是一個單埠的 物理層收發器，實現了全部的10/100M乙太網物理層功能。DVI解碼晶片採用 TI公司PaneIBus平板顯示產品系列中的一種TMDS信號接收晶片TFP101A， 支持XGA (1024x768@80Hz)，像素時鐘最高到86MHz;支持24位真彩色，具 有低噪聲和低功耗的特性。基於ARM7內核的晶片採用PHILIPS公司的LPC214x 高性能晶片，其最大特色是內置了 USB2.0全速控制器。
所述FPGA主控晶片的程序實現過程如下
1、 用硬體描述語言VHDL對系統電路進行描述；
2、 用Altera公司的集成電路設計綜合軟體QuartusII對VHDL描述的硬體 電路進行綜合，得到與Altera公司的型號為EP1C6Q240的FPGA相應的網表文 件；
3、 進行布局布線及提取延時信息；
4、 進行時序仿真；
5、 用QuartusII把硬體配置信息下載到上述FPGA (型號EP1C6Q240)上； 如上所述，便可較好地實現本實用新型。
權利要求1、基於PCI總線結構的LED燈飾視頻處理系統，其特徵在於包括依次連接的個人電腦終端、聯機控制器、數據分配器組、數據緩衝器和LED燈具，所述數據分配器組由多個數據分配器串行連接組成，所述聯機控制器包括DVI/USB數據接收電路板、PCI總線電路板、FPGA控制電路板，所述DVI/USB數據接收電路板與FPGA控制電路板通過PCI總線電路板相連接。
2、 根據權利要求1所述基於PCI總線結構的LED燈飾視頻處理系統，其 特徵在於所述DVI/USB數據接收電路板設置有DVI接口、 USB接口，該DVI 接口、 USB同時與個人電腦終端的DVI接口、 USB接口對應連接。
3、 根據權利要求1所述基於PCI總線結構的LED燈飾視頻處理系統，其 特徵在於所述PCI總線電路板包括MASTER板插槽、SLAVE板插槽以及電 源電路，電源電路與MASTER板插槽、SLAVE板插槽相應連接，MASTER板 插槽上搭建DVI/USB數據接收電路板，SLAVE板插槽上搭建FPGA控制電路板。
4、 根據權利要求3所述基於PCI總線結構的LED燈飾視頻處理系統，其 特徵在於所述SLAVE板插槽有3塊以上，與MASTER板插槽相鄰連接的第2 塊SLAVE板插槽與第3塊SLAVE板插槽之間設置有4塊緩衝器晶片，該4塊 緩衝器晶片同時與PCI總線電路板的電源電路相連接。
5、 根據權利要求1或3所述基於PCI總線結構的LED燈飾視頻處理系統， 其特徵在於所述DVI/USB數據接收電路板設置有DVI數據接收電路、USB 數據接收電路，所述DVI數據接收電路、USB數據接收電路分別與PCI總線電 路板的MASTER板插槽相連接。
6、 根據權利要求1所述基於PCI總線結構的LED燈飾視頻處理系統，其 特徵在於所述FPGA控制電路板包括FPGA主控晶片、圖像緩存SRAM、配 置信息緩存SRAM、網絡接口電路、電源電路，所述FPGA主控晶片分別與圖 像緩存SRAM、配置信息緩存SRAM、網絡接口電路、電源電路相連接。
7、 根據權利要求6所述基於PCI總線結構的LED燈飾視頻處理系統，其 特徵在於FPGA主控晶片包括DVI數據接收模塊、PLL倍頻模塊、圖像數據 和配置信息處理模塊、內部RAM模塊、網絡接口發送模塊，所述圖像數據和配 置信息處理模塊分別與DVI數據接收模塊、SPI數據接收模塊、PLL倍頻模塊、 內部RAM模塊、網絡接口發送模塊以及圖像緩存SRAM、配置信息緩存SRAM相連接，PLL倍頻模塊同時與DVI數據接收模塊、SPI數據接收模塊連接，內部RAM模塊同時與網絡接口發送模塊連接，網絡接口發送模塊與網絡接口電路連接後與數據分配器組相連接。
專利摘要本實用新型提供一種基於PCI總線結構的LED燈飾視頻處理系統，包括依次連接的個人電腦終端、聯機控制器、數據分配器組、數據緩衝器和LED燈具，所述數據分配器組由多個數據分配器串行連接組成，所述聯機控制器包括DVI/USB數據接收電路板、PCI總線電路板、FPGA控制電路板，所述DVI/USB數據接收電路板作為目標設備與FPGA控制電路板作為主控設備通過PCI總線電路板相連接。通過該視頻處理系統，計算機上播放的任何信息可實時地在LED陳列中顯示，該視頻處理系統設備即插即用、數據傳輸速率高、穩定性高、擴展性強、系統的魯棒性強，而且可同時搭載多個FPGA控制板，滿足不同LED陳列規模的需要。
文檔編號H05B37/02GK201234381SQ200820051539
公開日2009年5月6日 申請日期2008年7月31日 優先權日2008年7月31日
發明者韜 李, 肖建明, 賀前華, 陳榮研 申請人:華南理工大學