使用半頻時鐘實現雙倍速率數據採樣的採樣方法和系統的製作方法

2023-09-17 01:30:40

專利名稱：使用半頻時鐘實現雙倍速率數據採樣的採樣方法和系統的製作方法
技術領域：
本發明涉及數據傳送，具體而言，涉及使用半頻時鐘實現雙倍 速率數據採樣的採樣方法和系統。
背景技術：
數據可以是字節形式， 一個字節(byte)可以為4位(bit)、 8 位、16位、32位、或64位等。數據處理裝置在處理數據時，通常 是以字節的方式來處理數據，即，每次一個字節一個字節地進行存 取處理，例如一次存取8位。這就是所謂的並行處理方式。
數位訊號由"0"和"1"構成， 一個8位的數位訊號例如可以 是"01001011"。在數據傳送過程中，可以用〗氐電平來表示"0", 用高電平表示"1"，這樣，"01001011"就可以表示"低高低低高 低高高"電平。邗i定傳送該數據信號的線纜是8芯線纜，那麼發送 端在將"01001011"調製成"低高低低高低高高"電平後，可以並 行地傳送該"低高低低高低高高"電平到接收端；接收端對"低高
低低高低高高"電平進行解調，還原成"01001011",然後進行相 應；也處J裡。
然而，傳輸線纜並不總是採用與字節的數據位數對應的多芯線 纜，例如，在長距離傳輸中，通常採用單芯或雙工工作的雙絞線形
式，此時，數椐傳送通常採用串行方式。另外，在無線通信領域等 各種領域中也大量採用串行方式傳輸數據。
例如，發送端^誇"01001011"調製成'M氐高^/f氐高4氐高高"電
平後，依次地傳送該'M氐高低低高低高高"電平，即一串方波信號
到接收端；接收端對"低高低低高低高高"電平進行解調，還原成 字節"01001011"，然後進ff相應;也處J裡。
所以現實當中，通常需要在數據發送端將並行數位訊號調製成 串行的數字串，然後通過數據線長距離傳送到對端接收，對端則將 串行信號還原成並行數據進行處理。
在上述的數據傳送過程中，通常利用多路器(Mux， multiplex 的縮寫)來實現發送數字串的操作。多路器用於將並行數據轉換成 串行數據輸出。在轉換以及串行過程中，多路器需要用時鐘信號來 同步操作，其處理數據的速率將取決於時鐘信號的頻率，而在現實 當中，其速率往往就等於該時鐘信號頻率。下面將結合圖1和圖2 來描述該過禾呈的典型實施例。
圖1示出了現有技術中一種典型的傳送數據電路，如圖1所示， D觸發器傳送數據電if各100包括串行移位寄存器(Serial—shifter register) 70、 D觸發器10和多^各器50。
串4亍移位寄存器70用於通過dock—divider—2 (注意它的頻率 =l/2*frequency(clock)注frequency(clock)是clock的頻率)來採集 並行的悽U居data< 1:2〉，並保存數據。
Mux 50用於將保存的並行數據調整成適合於線路長距離傳送 的串行信號，其包括
數據輸入端D，用於接收移位後的並行數位訊號Datal—shifter 和Data2—shifter;
時鐘輸入端，用於接收差分時鐘信號Clock_p和Clock—n;以
及
數據輸出端，用於輸出串4亍數位訊號Datal—mux。
D觸發器(D—flip—flop) 10用於通過clock信號使串行的數據 成為和clock信號同步的數據信號發送出去。
數據輸入端D，用於4妄收輸入的串行輸入數據Data—mux;
時鐘輸入端，用於接收同步時鐘信號Clock;以及
數據輸出端Q,其連4妾至數據線，用於輸出Data—mux經Clock 同步後的數據Data—Syn到數據線上，以實現串行傳輸。
一般來說，D觸發器10還可包括數據輸出端Q的反相數據， 用於需要反相數據輸入的接收端。在本例中，該引腳保留。
圖2示出了 Mux 50的採悽t時序圖。下面將描述其過程。
多路器50 ^f吏用從其時鐘輸入端輸入的clock_p去採悽t據 Datal shifter和Data2 shifter後，產生K才居Data mux, 如時序圖中 所示，所得到的數據Data—mux在D觸發器10中用從其時鐘輸入端 車lT入的clock的高電平去選通，llr出data—syn到勒:l居線上。
然而，上述的#:作過程存在以下缺陷
在現有Mux 50的實現方式中，數據輸出(調製)速率最高只 能等於同步時鐘信號clock_p的頻率，而現有的高速多路器 (High—speed—mux )的調製速率已經可以達到很高的速率，同步時 鍾信號clock_p的頻率成為了限制數據高速傳輸的瓶頸。
另夕卜，在現有4支術的某些實施例當中，Mux 50的時鐘輸入端 輸入的clock_p的觸發沿4艮靠近數據Datal—Syn的斜邊，這樣，當 時鐘周期有波動(jitter)時，將錯誤地觸發數據採樣，不能確保有
效觸發數據選通。所以在現有技術中，需要使用D觸發器IO才能
寸呆i正可靠地採才羊。
因此，人們需要一種用於數據高速傳輸的解決方案，以解決上 述相關技術中的問題。

發明內容
本發明旨在提供一種使用半頻時鐘實現雙倍速率數據採樣的 採樣方法和系統，用於實現高速數據傳輸。
根據本發明的一個方面，提供了 一種使用半頻時鐘實現雙倍速 率數據採樣的採樣系統，包括多路數據採樣模塊(50)，用於採集 數位訊號，其包括第一時鐘信號端和第二時鐘信號端，分別用於 輸入反相的第 一 同步時鐘信號和第二同步時鐘信號；第 一數據輸入 端和第二數據輸入端，分別用於輸入第一數據串和第二數據串，其 中，第 一數據串與第二數據串存在大致半個同步時鐘周期的相差； 多路數據採樣模塊(50)分別在第一和第二同步時鐘信號的低或高 電平採樣第一和第二^t據串。
在上述的採樣系統中，還包括第二 D觸發器(42),其連接至 第二數據輸入端，用於將輸入的原第二數據串移位，使得到的第二 數據串與第一數據串存在大致半個同步時鐘周期的相差。
在上述的採樣系統中，還包括第一D觸發器(40)和第二D 觸發器(42)，其分別連接至第一和第二數據輸入端，分別用於使 輸入的原第一和第二數據串與同步時鐘周期同步後得到第 一和第 二數據串，並使第二數據串與第 一數據串存在大致半個同步時鐘周 期的相差。
在上述的採樣系統中，多路數據採樣模塊(50)內建於多路器中。
在上述的採樣系統中，多路數據採樣模塊(50)和第一與第二 D觸發器(40， 42)內建於多路器中。
在上述的採樣系統中，還包括第一延遲器(20)和第二延遲 器(22)，其分別連接至第一與第二 D觸發器(40, 42)與多路數 據採樣模塊(50 )的數據輸入端之間，用於延遲第一和第二數據串， 確保低或高電平的觸發沿分別處於第 一和第二#:據串的穩定平臺段。
在上述的採樣系統中，多路數據採樣模塊(50)、第一與第二D 觸發器(40, 42)和第一與第二延遲器(20， 22)內建於多路器中。
根據本發明的另 一方面，提供了 一種使用半頻時鐘實現雙倍速 率數據採樣的採樣方法，包括以下步驟對多路數據採樣模塊的第 一時鐘信號端和第二時鐘信號端分別輸入反相的第 一 同步時鐘信 號和第二同步時鐘信號；對多路數據採樣模塊的第 一數據輸入端和 第二數據輸入端分別輸入第一數據串和第二數據串，其中，使第一 數據串與第二數據串存在大致半個同步時鐘周期的相差；多路數據 採樣模塊分別在第一和第二同步時鐘信號的低或高電平採樣第一 和第二數據串。
在上述的採樣方法中，還包括以下步驟設置第二D觸發器連 接至第二數據輸入端，使用它將輸入的原第二數據串移位，使得到 的第二數據串與第 一數據串存在大致半個同步時鐘周期的相差。
在上述的採才羊方法中，還包4舌以下步驟設置第一D觸發器和 第二 D觸發器，分別將所述第一和第二 D觸發器連接至第一和第 二數據輸入端，分別使用它們將輸入的原第 一和第二數據串與同步 時鐘周期同步後得到第 一和第二數據串，並使第二數據串與第 一數 據串存在大致半個同步時鐘周期的相差。
在上述的採樣方法中，還包括以下步驟在第一與第二D觸發 器與多路數據採樣模塊的數據輸入端之間設置第 一延遲器和第二 延遲器，分別使用它們延遲第一和第二數據串，確保低或高電平的 觸發沿分別處於第 一 和第二數據串的穩定平臺段。
通過上述技術方案，本發明實現了如下技術效果
本發明無須在發送端和接收端設置時鐘統計器，因此解決了時 鍾波動、需要傳送時鐘信息等問題，同時由於無須傳送時鐘信息， 所以4是高了有效帶寬。另外，由於取消了時鐘電^各，所以簡化了發 送端和接收端的結構，降低了成本。
本發明的其它特徵和優點將在隨後的iJt明書中闡述，並且，部 分地從說明書中變得顯而易見，或者通過實施本發明而了解。本發 明的目的和其^f也優點可通過在所寫的i兌明書、糹又利要求書、以及附 圖中所特別指出的結構來實現和獲得。


此處所說明的附圖用來提供對本發明的進一 步理解，構成本申 請的一部分，本發明的示意性實施例及其說明用於解釋本發明，並
不構成對本發明的不當限定。在附圖中
圖1示出了現有技術中一種典型的傳送數據電路；
圖2示出了圖1中的Mux 50的採數時序圖3示出了4艮據本發明的實施例的傳送悽t據電路；
圖4示出了圖3中的Mux50的採數時序圖；以及
據採樣的採樣方法。
具體實施例方式
下面將參考附圖並結合實施例，來詳細說明本發明。
圖3示出了根據本發明的實施例的傳送數據電路；
圖4示出了 圖3中的Mux 50的採悽史時序圖。
如圖3所示，該傳送數據電路包括
多路數據採樣模塊50，用於採集數位訊號，其包括第一時鐘 信號端和第二時鐘信號端，分別用於輸入反相的第 一 同步時鐘信號 和第二同步時鐘信號(dock__p, clock_n);第一悽t據輸入端和第二 數據輸入端，分別用於輸入第一數據串和第二數據串(datal—delay, data2—delay )，其中，第一數據串與第二數據串存在大致半個同步時
鍾周期的相差；多路數據採樣衝莫塊50分別在第一和第二同步時鐘 信號的低電平(顯然，也可以是高電平)採樣第一和第二數據串。
在上述的採衝羊系統中，還可包4舌第一D觸發器40和第二D 觸發器42,其分別連接至第一和第二數據輸入端，分別用於使輸入 的原第一和第二數據串(datal， data2)與同步時鐘周期同步後得到 第 一和第二數據串，並使第二數據串與第 一數據串存在大致半個同 步時鐘周期的相差。
在上述的採樣系統中，還可包括第一延遲器20和第二延遲 器22，其分別連接至第一與第二 D觸發器(40， 42)與多路數據 採樣模塊50的數據輸入端之間，用於延遲第一和第二數據串，確 保低電平的觸發沿分別處於第 一和第二數據串的穩定平臺段。
可選地，多路數據採樣模塊50、第一與第二 D觸發器(40, 42)和第一與第二延遲器(20， 22)內建於多路器中。
下面根據圖4詳述上述電路的採數方法1,使用差分的clock (即clock_j) clock—n)去採數據(datal,data2 ),經過延時單元 delay—cell後，產生數據datal_delay data2—delay ，如時序圖中所示， 所得到的H據datal_delay data2—delay分別和clock_p clock—n的上 升沿保持dt的延時。然後用分別用clock_p和clock一n的低電平去 選通datal—delay, data2—delay去豐lr出data—out。這才羊啦文的好處在於 用clock__p的j氐電平選通datal—delay日於，clock_p的上升沿和 datal—delay發生轉換的沿保持固定的時間dt，不受時鐘的jitter的 影響。而clock_p的下降沿和datal—delay發生轉換的沿有l/2*period (clock) -dt的餘量。降低了對時鐘jitter的要求。
由以上的描述可以看出，圖1所示的傳統的發送端和圖3所示 的本發明的發送端不同的地方在於傳統的發送端發送悽t據的clock
的頻率-data的速率，而本發明的發送端所採用的clock的頻率 =l/2*data rate (數才居的速率)。
從以上的描述可以看出，圖3所示的傳送數據電路可以實現使 用頻率等於0.5 *data rate (Rb)的clock發送data。其具有降低功耗， 降低高頻時鐘產生電-各和高頻mux的設計難度的優點。
據採才羊的採衝羊方法，包4舌以下步艱《
步驟S502,對多路數據採樣模塊的第一時鐘信號端和第二時鐘 信號端分別輸入反相的第 一同步時鐘信號和第二同步時鐘信號；
步驟S504,對多路數據採樣模塊的第一數據輸入端和第二數據 輸入端分別輸入第一數據串和第二數據串，其中，使第一數據串與 第二數據串存在大致半個同步時鐘周期的相差；
步驟S506,多路數據採樣模塊分別在第一和第二同步時鐘信號 的低或高電平採樣第一和第二悽t據串。
可選地，還包括以下步驟設置第二D觸發器連接至第二數據 輸入端，使用它將輸入的原第二凌t據串移位，使得到的第二數據串 與第一數據串存在大致半個同步時鐘周期的相差。
可選地，還包括以下步驟設置第一 D觸發器和第二 D觸發 器連接至第一和第二數據輸入端，分別使用它們將輸入的原第一和 第二數據串與同步時鐘周期同步後得到第 一和第二數據串，並使第 二數據串與第 一數據串存在大致半個同步時鐘周期的相差。
可選地，還包括以下步驟在第一與第二D觸發器與多路數據 採樣模塊的數據輸入端之間設置第 一延遲器和第二延遲器，分別使用它們延遲第 一和第二數據串，確保低或高電平的觸發沿分別處於 第 一和第二數據串的穩定平臺段。
從以上的描述中，可以看出，本發明降低了高頻時鐘產生電路
(鎖相環)的設計難度，實現了如下技術效果
1，時鐘產生電路的工作頻率=1/2數據率，而無需等於數據率， 這就降低了高頻時鐘產生電路的設計難度(尤其工作在高頻，如在 giga赫茲)。同時由於工作頻率=1/2 ^t據率，而不是等於^t據率，
對於數字電^各的動態功庫毛(dynamic power)=c*Pv, c是所驅動節點的 寄生電容，f是工作頻率，v是工作電壓。假如c和v不變，而f降 j氐一半。那麼動態功庫毛(dynamic power )就降4氐了 一半。
2,設計的具體實現方法降低了對時鐘產生電路(鎖相環)所 產生的時鐘的抖動(jitter)的要求。這提高了數據傳輸的可靠性。
3 ,可以4交容易地_沒計出可以傳送更高據頻率的發送枳^ (transmitter)進而提高了有效帶寬，如在整個發送機的設計中，時 鍾產生電路(鎖相環)的最高工作頻率-lG赫茲，而採用這樣結構 的發送端可以發送2G赫茲悽t據率的數據，而傳統的結構只能發送 1G赫茲數據率的數據。
顯然，本領域的技術人員應該明白，上述的本發明的各模塊或 各步驟可以用通用的計算裝置來實現，它們可以集中在單個的計算 裝置上，或者分布在多個計算裝置所組成的網絡上，可選地，它們 可以用計算裝置可衝丸行的程序代碼來實現，從而，可以將它們存儲
在存儲裝置中由計算裝置來執行，或者將它們分別製作成各個集成 電路模塊，或者將它們中的多個模塊或步驟製作成單個集成電路模 塊來實現。這樣，本發明不限制於任何特定的硬體和軟體結合。應
易見的，不脫離本發明的精神保護範圍。
以上所述僅為本發明的優選實施例而已，並不用於限制本發 明，對於本領域的技術人員來說，本發明可以有各種更改和變化。 凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進 等，均應包含在本發明的保護範圍之內。
權利要求
1.一種使用半頻時鐘實現雙倍速率數據採樣的採樣系統，其特徵在於，包括多路數據採樣模塊(50)，用於採集數位訊號，其包括第一時鐘信號端和第二時鐘信號端，分別用於輸入反相的第一同步時鐘信號和第二同步時鐘信號；第一數據輸入端和第二數據輸入端，分別用於輸入第一數據串和第二數據串，其中，所述第一數據串與所述第二數據串存在大致半個同步時鐘周期的相差；所述多路數據採樣模塊(50)分別在所述第一和第二同步時鐘信號的低或高電平採樣所述第一和第二數據串。
2. 根據權利要求1所述的採樣系統，其特徵在於，還包括第二D 觸發器(42)，其連接至所述第二數據輸入端，用於將輸入的 原第二數據串移位，使得到的所述第二數據串與所述第 一數據 串存在大致半個同步時鐘周期的相差。
3. 根據權利要求1所述的採樣系統，其特徵在於，還包括第一D觸發器(40)和第二D觸發器(42)，其分別連接 至所述第 一和第二數據輸入端，分別用於使輸入的原第 一和第 二數據串與所述同步時鐘周期同步後得到所述第 一和第二數 據串，並使所述第二數據串與所述第一數據串存在大致半個同 步時鐘周期的相差。
4. 根據權利要求1所述的採樣系統，其特徵在於，所述多路數據 採樣模塊(50)內建於多路器中。
5. 根據權利要求3所述的採樣系統，其特徵在於，所述多路數據 採樣模塊(50)和所述第一與第二 D觸發器(40, 42)內建 於多路器中。
6. 根據權利要求3所述的採樣系統，其特徵在於，還包括第一延遲器(20)和第二延遲器(22),其分別連接至所 述第一與第二 D觸發器(40, 42)與所述多^各數據採樣才莫塊 (50)的數據輸入端之間，用於延遲所述第一和第二數據串， 確保所述低或高電平的觸發沿分別處於所述第 一和第二數據 串的穩定平臺段。
7. 根據權利要求6所述的採樣系統，其特徵在於，所述多路數據 採樣模塊(50)、所述第一與第二D觸發器(40， 42)和所述 第一與第二延遲器(20, 22)內建於多路器中。
8. —種使用半頻時鐘實現雙倍速率數據採樣的採樣方法，其特徵 在於，包4舌以下步艱《對多路數據採樣模塊的第一時鐘信號端和第二時鐘信號 端分別l俞入反相的第一同步時鐘4言號和第二同步時4中^f言號；對所述多路數據採樣模塊的第 一數據輸入端和第二數據 輸入端分別輸入第一數據串和第二數據串，其中，使所述第一 數據串與所述第二數據串存在大致半個同步時鐘周期的相差；所述多路數據採樣模塊分別在所述第 一和第二同步時鐘 信號的低或高電平採樣所述第 一和第二數據串。
9. 根據權利要求8所述的採樣方法，其特徵在於，還包括以下步 驟設置第二 D觸發器連接至所述第二數據輸入端，使用所 述第二 D觸發器將輸入的原第二數據串移位，使得到的所述 第二數據串與所述第 一數據串存在大致半個同步時鐘周期的相差。
10. 根據權利要求8所述的採樣方法，其特徵在於，還包括以下步 驟設置第一 D觸發器和第二 D觸發器連接至所述第一和第 二數據輸入端，分別使用所述第一D觸發器和第二D觸發器 將輸入的原第 一和第二數據串與所述同步時鐘周期同步後得 到所述第 一和第二數據串，並使所述第二數據串與所述第 一數 據串存在大致半個同步時鐘周期的相差。
11. 根據權利要求10所述的採樣方法，其特徵在於，還包括以下 步驟在所述第一與第二 D觸發器與所述多路數據採樣模塊的 數據輸入端之間設置第 一延遲器和第二延遲器，分別使用它們 延遲所述第 一和第二數據串，確保所述低或高電平的觸發沿分 別處於所述第 一和第二數據串的穩定平臺段。
全文摘要
本發明提供了一種使用半頻時鐘實現雙倍速率數據採樣的採樣系統，包括多路數據採樣模塊(50)，用於採集數位訊號，其包括第一時鐘信號端和第二時鐘信號端，分別用於輸入反相的第一同步時鐘信號和第二同步時鐘信號；第一數據輸入端和第二數據輸入端，分別用於輸入第一數據串和第二數據串，其中，第一數據串與第二數據串存在大致半個同步時鐘周期的相差；多路數據採樣模塊(50)分別在第一和第二同步時鐘信號的低或高電平採樣第一和第二數據串。本發明還提供了一種使用半頻時鐘實現雙倍速率數據採樣的採樣方法。
文檔編號H04L5/22GK101197654SQ200610164960
公開日2008年6月11日 申請日期2006年12月8日 優先權日2006年12月8日
發明者軍 張, 勇 王 申請人:矽谷數模半導體(北京)有限公司