編碼電路及數位訊號處理電路的製作方法
2023-09-16 19:54:15
專利名稱：編碼電路及數位訊號處理電路的製作方法
技術領域：
本發明涉及編碼電路及數位訊號處理電路。
背景技術：
在行動電話等移動體通信設備中，廣泛使用作為用於處理數位訊號的處理器的DSP(Digital Signal Processor)。在這樣的移動體通信設備所使用的DSP中，為了能夠校驗所收發的數據的位誤碼，一般進行卷積碼或分組碼等的編碼處理。並且，在DSP中，通過軟體實現進行一位的移位處理和邏輯與的處理、進行異或的處理等，從而可生成編碼數據(例如，參照專利文獻1)。
但是，在通過軟體生成編碼數據時，為了生成一位的編碼數據，需要進行移位處理和邏輯與的處理、進行異或的處理、其他向寄存器載入數據的處理等數周期的處理。因此，DSP的處理量會與數位訊號的位數成比例地增大，成為使通信速度高速化時的障礙。
專利文獻1日本專利特開平6-44051號公報發明內容本發明鑑於上述課題而實現，目的在於提供一種可高速地進行編碼處理的編碼電路、和可利用該編碼電路高速地進行編碼處理的數位訊號處理電路。
為了實現上述目的，本發明的編碼電路，具備待編碼數據存儲寄存器，其存儲n位待編碼數據；運算用數據存儲寄存器，其存儲所述待編碼數據被移位而生成的m位運算用數據；移位器，其對所述待編碼數據存儲寄存器中存儲的所述待編碼數據進行移位，並移位輸入至所述運算用數據存儲寄存器；第一係數寄存器，其存儲用於進行編碼的m位第一係數數據；和編碼邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據、和所述第一係數寄存器中存儲的所述第一係數數據，並輸出根據所述第一係數數據對所述運算用數據進行編碼後的編碼數據。
另外，所述編碼邏輯電路可具備第一邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據、和所述第一係數寄存器中存儲的所述第一係數數據，並輸出所述運算用數據及所述第一係數數據的按位邏輯與；和第二邏輯電路，其被輸入從所述第一邏輯電路輸出的m位數據，並將所述m位數據的異或作為編碼數據進行輸出。
並且，所述移位器可將所述數據存儲寄存器中存儲的所述待編碼數據按順序一位一位地移動，並移位輸入至所述運算用數據存儲寄存器。
另外，所述編碼電路可還具備編碼數據存儲移位寄存器，從所述第二邏輯電路輸出的所述編碼數據一位一位地被移位輸入而存儲。
另外，所述編碼電路可還具備第二係數寄存器，其存儲表示編碼中的第二係數的m位第二係數數據；和選擇電路，其根據輸入的選擇信號，選擇並輸出所述第一係數寄存器中存儲的所述第一係數數據、或所述第二係數寄存器中存儲的所述第二係數數據中的任一方，所述第一邏輯電路輸出所述運算用數據存儲寄存器中存儲的所述運算用數據、和從所述選擇電路輸出的所述第一係數數據或所述第二係數數據中的任一方的按位邏輯與。
此外，所述移位器可根據輸入的控制信號，切換是否對所述待編碼數據及所述運算數據進行移位。
另外，所述待編碼數據存儲寄存器可以是累加器的n位數據區域，所述運算用數據存儲寄存器可以是與所述n位數據區域連續的m位數據區域。
並且，從所述第二邏輯電路輸出的所述編碼數據可被存儲至所述累加器的進位標誌中。
另外，所述編碼電路可還具備進位標誌輸出電路，其為了將所述累加器中存儲的數據與從所述第一邏輯電路輸出的m位數據的異或作為編碼數據，根據被輸入的控制信號，將所述進位標誌中存儲的所述數據輸出至所述第二邏輯電路。
另外，本發明的數位訊號處理電路，其中具備累加器，其具有存儲待編碼數據的n位待編碼數據存儲區域，和與所述待編碼數據存儲區域連續，存儲所述待編碼數據被移位而生成的運算用數據的m位運算用數據存儲區域；移位器，其對所述累加器中存儲的數據進行移位；第一係數寄存器，其存儲表示用於進行編碼的第一係數的m位第一係數數據；編碼邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據、和所述第一係數寄存器中存儲的所述第一係數數據，並輸出根據所述第一係數數據對所述運算用數據進行編碼後的編碼數據；編碼數據存儲移位寄存器，從所述編碼邏輯電路輸出的所述編碼數據被移位輸入而存儲；和控制電路，其根據編碼命令，使從所述編碼邏輯電路輸出的所述編碼數據移位輸入至所述編碼數據存儲移位寄存器，並使所述移位器將所述累加器中存儲的數據從所述待編碼數據存儲區域向所述運算用數據存儲區域的方向移位。
另外，所述編碼邏輯電路可具備第一邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據、和所述第一係數寄存器中存儲的所述第一係數數據，並輸出所述運算用數據及所述第一係數數據的按位邏輯與；和第二邏輯電路，其被輸入從所述第一邏輯電路輸出的m位數據，並將所述m位數據的異或作為編碼數據進行輸出。
並且，所述移位器可將所述數據存儲寄存器中存儲的所述待編碼數據按順序一位一位地移位，並移位輸入至所述運算用數據存儲寄存器。
另外，所述數位訊號處理電路可還具備第二係數寄存器，其存儲表示編碼中的第二係數的m位第二係數數據；和選擇電路，其根據輸入的選擇信號，選擇並輸出所述第一係數寄存器中存儲的所述第一係數數據、或所述第二係數寄存器中存儲的所述第二係數數據中的任一方，所述控制電路根據所述編碼命令，將所述選擇信號輸出至所述選擇電路。
此外，所述控制電路在所述編碼命令為第一命令時，可使所述移位器將所述累加器中存儲的數據從所述待編碼數據存儲區域向所述運算用數據存儲區域的方向移一位，在所述編碼命令為第二命令時，可使所述移位器不對累加器中存儲的數據進行移位。
另外，從所述第二邏輯電路輸出的所述編碼數據被存儲至所述累加器的進位標誌中。
此外，所述數位訊號處理電路可還具備進位標誌輸出電路，其為了將所述累加器中存儲的數據與從所述第一邏輯電路輸出的m位數據的異或作為編碼數據，根據輸入的控制信號，將所述進位標誌中存儲的所述數據輸出至所述第二邏輯電路，所述控制電路根據所述編碼命令，將所述選擇信號輸出至所述進位標誌輸出電路。
(發明的效果)能夠提供可高速地進行編碼處理的編碼電路、和可利用該編碼電路高速地進行編碼處理的數位訊號處理電路。
圖1是表示本發明的一實施方式的數位訊號處理電路的構成圖；圖2是表示DSP所收發的通信數據的構成例的圖；圖3是表示編碼電路的構成例的圖；圖4是表示編碼數據與生成多項式的關係的圖；圖5是表示可選擇生成多項式的係數數據的編碼電路的構成例的圖；圖6是表示根據一個生成多項式生成編碼數據的處理的一個例子的圖；圖7是表示根據兩個生成多項式生成編碼數據的處理的一個例子的圖。
圖中1-DSP；11-控制電路；12-地址生成電路；13-編碼電路；14-存儲器A；15-存儲器B；16、17-總線；20-通信數據；21-信息位；22-校驗用位；31-累加器；32-移位器；33-數據寄存器(r0)；34-AND電路；35-XOR電路；36-特殊數據寄存器；37-移位器；38-進位標誌；39-AND電路；51-數據寄存器(r1)；52-選擇電路。
具體實施例方式
(整體構成)圖1是表示本發明的一實施方式的數位訊號處理電路(以下稱DSP(Digital Signal Processor))的構成圖。DSPl構成為包括控制電路11、地址生成電路12、編碼電路13、存儲器A14、存儲器B15、總線16、17。DSP1用於行動電話等通信設備中，為了能校驗信道中的錯誤，進行基於卷積碼的編碼及解碼處理。
控制電路11是通過讀出並執行ROM(Read Only Memory)或RAM(Random Access Memory)等存儲器(未圖示)中存儲的程序而進行DSP1的控制的電路。地址生成電路12是通過控制電路11的控制來生成輸出到總線16、17的地址的電路。並且，根據輸出到總線16、17的地址，進行存儲器A14及存儲器B15的相應地址中存儲的數據向編碼電路13內的寄存器等的讀出，或編碼電路13所保持的數據向存儲器A14及存儲器B15的相應地址的寫入。編碼電路13是通過控制電路11的控制，對從存儲器A14或存儲器B15讀出的數據進行編碼的電路。
存儲器A14及存儲器B15是存儲編碼對象的數據和編碼後的數據等的可讀寫的存儲電路，例如為RAM(Random Access Memory)等。該存儲器A14及存儲器B15可與設置在DSP1的外部的大容量的SDRAM(Synchronous DRAM)等存儲器(未圖示)之間進行數據的授受。由此，在DSP1中，基於向存儲器A14及存儲器B15的並行訪問的處理高速化，並削減DSP1內部的存儲器容量，從而減小DSP1的晶片尺寸。另外，DSP1可僅具備存儲器A14及存儲器B15中的任一方，也可不進行與設置在外部的SDRAM等存儲器(未圖示)之間的數據的授受。
圖2是表示DSP1所收發的通信數據的構成例的圖。通信數據20構成為包括表示需要傳遞的信息的信息位21、及用於校驗信息位21的錯誤的校驗用位22。在對數據進行發送的一側的DSP1中，對編碼電路13賦予信息位21，生成校驗用位22，並將生成的校驗用位22添加到信息位21從而生成通信數據20。然後，在對數據進行接收的一側的DSP1中，若收到添加有校驗用位22的通信數據20，則將通信數據20的信息位21賦予編碼電路13生成校驗用位，並確認生成的校驗用位與通信數據20中包含的校驗用位22是否一致。在不一致的情況下，DSP1判斷為信息位21中產生了錯誤，並可利用校驗用位22來校驗信息位21的錯誤。
(編碼電路)下面，對編碼電路13的構成進行說明。圖3是表示編碼電路13的構成例的圖。編碼電路13構成為包括累加器(ax)31、累加器31用的移位器32、數據寄存器(r0)33、AND電路(第一邏輯電路)34、XOR電路(第二邏輯電路)35、數據寄存器(rs)36、數據寄存器36用的移位器37、累加器31的進位標誌38、及AND電路39。
累加器31例如由40位構成，且例如設置有高8位數據區域ae、及低32位數據區域。並且，低32位數據區域例如由高16位數據區域ah及低16位數據區域al構成。通過控制電路11的控制，將信息位21例如分割成8位單位的編碼對象的數據(待編碼數據)，被從存儲器A14、存儲器B15、或其他寄存器等讀出並存儲到數據區域ae。移位器32根據來自控制電路11的控制信號，可對累加器31中存儲的數據進行移位。即，數據區域ae中存儲的待編碼數據通過移位器32而每次被右移一位，從而依次被輸入到數據區域ah、al中。並且，數據區域ah、al中存儲的數據作為用於進行編碼運算的數據(運算用數據)而使用。
數據寄存器(r0)33例如由32位構成，例如設置有高16位數據區域r0h、及低16位數據區域r01。該數據寄存器(r0)33中存儲有表示編碼的生成多項式的係數的係數數據。圖4是表示編碼數據與生成多項式的關係的圖。用於獲得編碼數據X1的生成多項式為G(X)＝X3+X+1，在該情況下，數據寄存器(r0)33中從高位開始依次設定1011(二進位)。即，數據區域r0h中設定0xb000，數據區域r01中設定0x0000。另外，「0x」表示是16進位數。另外，用於獲得編碼數據X2的生成多項式為G(X)＝X3+1，在該情況下，數據寄存器(r0)33中從高位開始依次設定1001。即，數據區域r0h中設定0x9000，數據區域r01中設定0x0000。
AND電路34是輸出累加器31的數據區域ah、al中存儲的運算用數據、與數據寄存器(r0)33中存儲的生成多項式的係數數據的按位邏輯與的電路。若設從數據區域ah的高位開始第n位為ah(n)，從數據區域al的高位開始第n位為al(n)，從數據區域r0h的高位開始第n位為r0h(n)，從數據區域r01的高位開始第n位為r01(n)，則從AND電路34輸出ah(n)×r0h(n)及al(n)×r01(n)(n＝1～16)。
XOR電路35是將從AND電路34輸出的32位數據的異或作為一位編碼數據輸出的電路。另外，XOR電路35還進行進位標誌38中存儲的數據與從AND電路34輸出的32位數據的異或。
數據寄存器(rs)36例如由32位構成，且例如設置有高16位數據區域rsh、及低16位數據區域rsl。移位器37可根據來自控制電路11的控制信號，對數據寄存器(rs)36中存儲的數據進行移位。在將從XOR電路35輸出的編碼數據存儲到數據寄存器(rs)36中時，例如，可在由移位器37將數據寄存器(rs)36中存儲的數據左移一位之後，在數據寄存器(rs)36的最低位存儲編碼數據。
進位標誌38中存儲從XOR電路35輸出的一位編碼數據。進位標誌38中存儲的數據可用於各種運算處理。在本實施方式中，進位標誌38中存儲的數據經由AND電路39而被輸入到XOR電路35。AND電路39中還被輸入來自控制電路11的控制信號，例如在控制信號為1時，進位標誌38中存儲的數據被輸入到XOR電路35。即，可累加在生成編碼數據時的異或之前的編碼數據。
在這樣的構成的編碼電路13中，通過控制電路11的控制，將累加器31每次右移一位，將數據寄存器36每次左移一位，從而在數據寄存器36中將蓄積編碼數據。
另外，編碼電路13還可採用能選擇生成多項式的係數數據的構成。圖5是表示能選擇生成多項式的係數數據的編碼電路的構成例的圖。編碼電路13除圖3所示的構成以外，還具備數據寄存器(r1)51及選擇電路52。數據寄存器(r1)51例如由32位構成，且例如設置有高16位數據區域r1h、及低16位數據區域r11。在該數據寄存器(r1)51中，與數據寄存器(r0)33同樣，存儲表示編碼的生成多項式的係數的係數數據。並且，選擇電路52根據來自控制電路11的選擇信號，將數據寄存器(r0)33或數據寄存器(r1)51中的任一方所存儲的係數數據輸出至AND電路34。即，通過切換使用的數據寄存器，可生成基於不同生成多項式的編碼數據。另外，在本實施方式中，設存儲係數數據的數據寄存器為數據寄存器(r0)33和數據寄存器(r1)51這兩個，但也可使用三個以上數據寄存器。
另外，累加器31的數據區域ae相當於本發明的待編碼數據存儲寄存器，累加器31的數據區域ah、al相當於本發明的運算用數據存儲寄存器。另外，數據寄存器(r0)33相當於本發明的第一係數寄存器，數據寄存器(r1)51相當於本發明的第二係數寄存器。另外，AND電路39及XOR電路35相當於本發明的編碼邏輯電路。另外，數據寄存器(rs)36及移位器37相當於本發明的編碼數據存儲移位寄存器。
(編碼處理)下面，對利用了圖5所示的編碼電路13的編碼處理進行說明。另外，在本實施方式中，作為DSP1中的編碼命令，設置有code命令、codec命令、codes命令、codesc命令四種。通過執行這些命令，利用參數所指定的數據寄存器中存儲的係數數據，可生成一位編碼數據。在code命令及codec命令中，XOR電路35中的異或的輸入不包括進位標誌38所存儲的數據，在codes命令及codesc命令中，XOR電路35中的異或的輸入包括進位標誌38所存儲的數據。另外，在code命令及codec命令中，生成一位編碼數據之後不進行累加器31的移位，在codes命令及codesc命令中，生成一位編碼數據之後進行累加器31的移位。另外，codes命令及codesc命令相當於本發明的第一命令，code命令及codec命令相當於本發明的第二命令。
圖6是表示根據一個生成多項式生成編碼數據的處理的一個例子的圖。在該例中，設生成多項式為G(X)＝X3+X+1。在該情況下，編碼中的係數(第一係數)為1011(二進位)。並且，設通過控制電路11的控制，係數數據0xb000設定於數據寄存器33的數據區域r0h，係數數據0x0000設定於數據寄存器33的數據區域r01。另外，設通過控制電路11的控制，8位被解碼數據01010101(二進位)設定於累加器31的數據區域ae。
在這種狀態下，若執行codes(r0)命令(S601)，則通過控制電路11的控制，數據寄存器(r0)33被選擇，從AND電路34輸出累加器31的數據區域ah、al中存儲的運算用數據、與數據寄存器33中存儲的係數數據的按位邏輯與。在該情況下，AND電路34的輸出變為0x0000。另外，在圖6中，將AND電路34的輸出的高4位用二進位表示。另外，由於是codes命令，因此控制電路11例如對AND電路39輸出0。由此，進位標誌38中存儲的數據不被輸入到XOR電路35。因此，若從AND電路34輸出0x0000，則XOR電路35的輸出變為0。並且，通過控制電路11的控制，移位器37將數據寄存器36中存儲的數據左移一位，從XOR電路35輸出的一位編碼數據「0」被存儲到數據寄存器36的最低位。另外，在進位標誌38中，也存儲一位編碼數據「0」。然後，通過控制電路11的控制，移位器32將累加器31中存儲的數據右移一位，對於一次codes(r0)命令(S601)，執行到此為止的一連串處理。
另外，在命令為codesc(r0)時，控制電路11例如對AND電路39輸出1。由此，進位標誌38中存儲的數據被輸入到XOR電路35，與從AND電路34輸出的數據一起進行異或。之後的處理是相同的。
接著，若執行codes(r0)命令(S602)，則與之前的處理(S601)同樣進行編碼處理。另外，在之前的處理(S601)中，由於累加器31所存儲的數據被右移一位，因此累加器31的數據區域ah的高4位變為1000(二進位)。因此，AND電路34的輸出的高4位變為1000(二進位)，XOR電路35的輸出變為1。並且，一位編碼數據「1」被移位輸入至數據寄存器36，並被存儲到進位標誌38中。然後，累加器31所存儲的數據被右移一位。
而後同樣執行codes(r0)命令(S603)。在之前的處理(S602)中，由於累加器31所存儲的數據被右移一位，因此累加器31的數據區域ah的高4位變為0100(二進位)。因此，AND電路34的輸出的高4位變為0000(二進位)，XOR電路35的輸出變為0。並且，一位編碼數據「0」被移位輸入至數據寄存器36，並被存儲到進位標誌38中。然後，累加器31所存儲的數據被右移一位。
接著同樣執行codes(r0)命令(S604)。在之前的處理(S603)中，由於累加器31所存儲的數據被右移一位，因此累加器31的數據區域ah的高4位變為1010(二進位)。因此，AND電路34的輸出的高4位變為1010(二進位)，XOR電路35的輸出變為0。並且，一位編碼數據「0」被移位輸入至數據寄存器36，並被存儲到進位標誌38中。然後，累加器31所存儲的數據被右移一位。
這樣，通過反覆執行codes(r0)命令，根據生成多項式為G(X)＝X3+X+1，將累加器31的數據區域ae中存儲的待編碼數據進行編碼後的數據蓄積到數據寄存器36中。
圖7是表示根據兩個生成多項式生成編碼數據的處理的一個例子的圖。在該例中，設生成多項式為G(X)＝X3+X+1和G(X)＝X3+X2+1這兩個。在該情況下，編碼中的第一係數為1011(二進位)、第二係數為1101(二進位)。並且，設通過控制電路11的控制，係數數據0xb000設定於數據寄存器33的數據區域r0h，係數數據0x0000設定於數據寄存器33的數據區域r01。另外，設通過控制電路11的控制，係數數據0xd000設定於數據寄存器51的數據區域r1h，係數數據0x0000設定於數據寄存器51的數據區域r11。另外，設通過控制電路11的控制，8位被解碼數據01010101(二進位)設定於累加器31的數據區域ae。
在這種狀態下，若執行code(r0)命令(S701)，則通過控制電路11的控制，數據寄存器(r0)33被選擇，從AND電路34輸出累加器31的數據區域ah、al中存儲的運算用數據、與數據寄存器33中存儲的係數數據的按位邏輯與。在該情況下，AND電路34的輸出變為0x0000。另外，由於是code命令，因此與codes命令的情況相同，進位標誌38中存儲的數據不被輸入到XOR電路35。因此，若從AND電路34輸出0x0000，則XOR電路35的輸出變為0。並且，通過控制電路11的控制，移位器37將數據寄存器36中存儲的數據左移一位，從XOR電路35輸出的一位編碼數據「0」被存儲到數據寄存器36的最低位。另外，在進位標誌38中，也存儲一位編碼數據「0」。另外，由於是code命令，因此控制電路11對移位器32輸入控制信號，使得不對累加器31中存儲的數據進行移位。對於一次code(r0)命令(S701)，執行到此為止的一連串處理。
接著，執行codes(r1)命令(S702)。由於在之前的處理(S701)中，累加器31所存儲的數據未被移位，因此累加器31的數據區域ah的高4位仍然為0000(二進位)。並且，通過控制電路11的控制，數據寄存器(r1)51被選擇，從AND電路34輸出累加器31的數據區域ah、al中存儲的運算用數據、與數據寄存器51中存儲的係數數據的按位邏輯與。在該情況下，AND電路34的輸出的高4位變為0000，XOR電路35的輸出變為0。並且，通過控制電路11的控制，移位器37將數據寄存器36中存儲的數據左移一位，從XOR電路35輸出的一位編碼數據「0」被存儲到數據寄存器36的最低位。另外，在進位標誌38中，也存儲一位編碼數據「0」。然後，由於是code命令，因此通過控制電路11的控制，移位器32將累加器31中存儲的數據右移一位。
然後執行code(r0)命令(S703)。在之前的處理(S702)中，由於累加器31所存儲的數據被右移一位，因此累加器31的數據區域ah的高4位變為1000(二進位)。因此，通過控制電路11的控制，數據寄存器(r0)33被選擇，AND電路34的輸出的高4位變為1000(二進位)，XOR電路35的輸出變為1。並且，一位編碼數據「1」被移位輸入至數據寄存器36，並被存儲到進位標誌38中。另外，由於是code命令，因此與之前的處理(S701)同樣，累加器31中存儲的數據不被進行移位。
接著執行codes(r1)命令(S704)。在之前的處理(S703)中，累加器31所存儲的數據未被移位，因此累加器31的數據區域ah的高4位仍然為1000(二進位)。並且，通過控制電路11的控制，數據寄存器(r1)51被選擇，AND電路34的輸出的高4位變為1000(二進位)，XOR電路35的輸出變為1。並且，一位編碼數據「1」被移位輸入至數據寄存器36，並被存儲到進位標誌38中。然後，由於是code命令，因此累加器31中存儲的數據被右移一位。
這樣，通過反覆執行code(r0)命令及codes(r1)命令，根據生成多項式為G(X)＝X3+X+1及G(X)＝X3+X2+1，將累加器31的數據區域ae中存儲的待編碼數據進行編碼後的數據蓄積到數據寄存器36中。
以上，對本實施方式的DSP1進行了說明。在這樣的DSP1中，每次執行code命令、codec命令、codes命令、codesc命令中的任一個，都生成一位編碼數據。即，為了生成一位編碼數據，無需進行移位處理和邏輯與的處理、進行異或的處理等數周期的處理，可高速地進行編碼處理。因此，使用DSP1可對應於高速的數據通信。另外，程序大小也被削減，還可減小程序存儲所需要的存儲器區域。
並且，通過將一位編碼數據依次移位輸入至數據寄存器36，可獲得相對於多位待編碼數據的多位編碼數據。
另外，在DSP1中，可利用編碼命令的參數切換生成多項式。即，為了切換生成多項式，無需重新對寄存器設定係數數據，從而可高速地進行編碼處理。
此外，在DSP1中，根據編碼命令的種類，在生成一位編碼數據之後，可選擇是否對累加器31中存儲的數據進行移位。因此，在根據多個生成多項式生成編碼數據時，無需將待編碼數據存儲到多個寄存器中來按每個生成多項式進行處理。因此，可高速地進行編碼處理，並且還可削減處理所需要的寄存器等資源。
另外，在DSP1中，生成的一位編碼數據被存儲到進位標誌38中。因此，可將進位標誌38中存儲的編碼數據有效運用到DSP1中的各種處理中。作為一例，對進位標誌38中連續存儲「1」的次數進行計數，在該次數超過了規定次數的情況下，考慮進行異常處理等。
並且，在DSP1中，根據編碼命令的種類，還可將進位標誌38中存儲的數據輸入到XOR電路35中。由此，可高速地生成利用了之前的編碼數據的編碼數據。
另外，上述實施方式用於使本發明的理解變得容易，並非用於限定解釋本發明。本發明在不脫離其主旨的情況下，可進行變更、改進，並且本發明還包括其等價物。例如，在本實施方式中，設為將待編碼數據按順序一位一位地移位，但還可按每次命令移多位。另外，編碼電路13並非限定於DSP1，可在進行編碼處理的各種電路中使用。另外，在本實施方式中，作為編碼方式，例示了卷積碼，但編碼方式並非限定於此，還可應用分組碼等。
權利要求
1.一種編碼電路，具備待編碼數據存儲寄存器，其存儲n位待編碼數據；運算用數據存儲寄存器，其存儲所述待編碼數據被移位而生成的m位運算用數據；移位器，其對所述待編碼數據存儲寄存器中存儲的所述待編碼數據進行移位，並移位輸入至所述運算用數據存儲寄存器；第一係數寄存器，其存儲用於進行編碼的m位第一係數數據；和編碼邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據和所述第一係數寄存器中存儲的所述第一係數數據，並輸出根據所述第一係數數據對所述運算用數據進行編碼後的編碼數據。
2.根據權利要求1所述的編碼電路，其特徵在於，所述編碼邏輯電路具備第一邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據和所述第一係數寄存器中存儲的所述第一係數數據，並輸出所述運算用數據及所述第一係數數據的按位邏輯與；和第二邏輯電路，其被輸入從所述第一邏輯電路輸出的m位數據，並將所述m位數據的異或作為編碼數據進行輸出。
3.根據權利要求2所述的編碼電路，其特徵在於，所述移位器將所述數據存儲寄存器中存儲的所述待編碼數據按順序一位一位地移位，並移位輸入至所述運算用數據存儲寄存器。
4.根據權利要求2或3所述的編碼電路，其特徵在於，還具備編碼數據存儲移位寄存器，從所述第二邏輯電路輸出的所述編碼數據一位一位地被移位輸入並存儲。
5.根據權利要求2～4的任一項所述的編碼電路，其特徵在於，還具備第二係數寄存器，其存儲表示編碼中的第二係數的m位第二係數數據；和選擇電路，其根據輸入的選擇信號，選擇並輸出所述第一係數寄存器中存儲的所述第一係數數據或所述第二係數寄存器中存儲的所述第二係數數據中的任一方，所述第一邏輯電路輸出所述運算用數據存儲寄存器中存儲的所述運算用數據、和從所述選擇電路輸出的所述第一係數數據或所述第二係數數據中的任一方的按位邏輯與。
6.根據權利要求5所述的編碼電路，其特徵在於，所述移位器可根據輸入的控制信號，切換是否對所述待編碼數據及所述運算數據進行移位。
7.根據權利要求2～6的任一項所述的編碼電路，其特徵在於，所述待編碼數據存儲寄存器是累加器的n位數據區域，所述運算用數據存儲寄存器是與所述n位數據區域連續的m位數據區域。
8.根據權利要求7所述的編碼電路，其特徵在於，從所述第二邏輯電路輸出的所述編碼數據被存儲至所述累加器的進位標誌中。
9.根據權利要求8所述的編碼電路，其特徵在於，還具備進位標誌輸出電路，其為了將所述累加器中存儲的數據與從所述第一邏輯電路輸出的m位數據的異或作為編碼數據，根據輸入的控制信號，將所述進位標誌中存儲的所述數據輸出至所述第二邏輯電路。
10.一種數位訊號處理電路，其中具備累加器，其具有存儲待編碼數據的n位待編碼數據存儲區域；和與所述待編碼數據存儲區域連續，存儲所述待編碼數據被移位而生成的運算用數據的m位運算用數據存儲區域；移位器，其對所述累加器中存儲的數據進行移位；第一係數寄存器，其存儲表示用於進行編碼的第一係數的m位第一係數數據；編碼邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據、和所述第一係數寄存器中存儲的所述第一係數數據，並輸出根據所述第一係數數據對所述運算用數據進行編碼後的編碼數據；編碼數據存儲移位寄存器，從所述編碼邏輯電路輸出的所述編碼數據被移位輸入而存儲；和控制電路，其根據編碼命令，使從所述編碼邏輯電路輸出的所述編碼數據移位輸入至所述編碼數據存儲移位寄存器，並使所述移位器將所述累加器中存儲的數據從所述待編碼數據存儲區域向所述運算用數據存儲區域的方向移位。
11.根據權利要求10所述的數位訊號處理電路，其特徵在於，所述編碼邏輯電路具備第一邏輯電路，其被輸入所述運算用數據存儲寄存器中存儲的所述運算用數據、和所述第一係數寄存器中存儲的所述第一係數數據，並輸出所述運算用數據及所述第一係數數據的按位邏輯與；和第二邏輯電路，其被輸入從所述第一邏輯電路輸出的m位數據，並將所述m位數據的異或作為編碼數據進行輸出。
12.根據權利要求11所述的數位訊號處理電路，其特徵在於，所述移位器將所述數據存儲寄存器中存儲的所述待編碼數據按順序一位一位地移位，並移位輸入至所述運算用數據存儲寄存器。
13.根據權利要求11或12所述的數位訊號處理電路，其特徵在於，還具備第二係數寄存器，其存儲表示編碼中的第二係數的m位第二係數數據；和選擇電路，其根據輸入的選擇信號，選擇並輸出所述第一係數寄存器中存儲的所述第一係數數據或所述第二係數寄存器中存儲的所述第二係數數據中的任一方，所述控制電路根據所述編碼命令，將所述選擇信號輸出至所述選擇電路。
14.根據權利要求13所述的數位訊號處理電路，其特徵在於，所述控制電路在所述編碼命令為第一命令時，使所述移位器將所述累加器中存儲的數據從所述待編碼數據存儲區域向所述運算用數據存儲區域的方向移一位，在所述編碼命令為第二命令時，使所述移位器不對累加器中存儲的數據進行移位。
15.根據權利要求12～14的任一項所述的數位訊號處理電路，其特徵在於，從所述第二邏輯電路輸出的所述編碼數據被存儲至所述累加器的進位標誌中。
16.根據權利要求15所述的數位訊號處理電路，其特徵在於，還具備進位標誌輸出電路，其為了將所述累加器中存儲的數據與從所述第一邏輯電路輸出的m位數據的異或作為編碼數據，根據輸入的控制信號，將所述進位標誌中存儲的所述數據輸出至所述第二邏輯電路，所述控制電路根據所述編碼命令，將所述選擇信號輸出至所述進位標誌輸出電路。
全文摘要
一種編碼電路，其中具備待編碼數據存儲寄存器，其存儲n位待編碼數據；運算用數據存儲寄存器，其存儲待編碼被移位而生成的m位運算用數據；移位器，其對待編碼數據存儲寄存器中存儲的待編碼數據進行移位，並移位輸入至運算用數據存儲寄存器；第一係數寄存器，其存儲用於進行編碼的m位第一係數數據；第一邏輯電路，其被輸入運算用數據存儲寄存器中存儲的運算用數據、和第一係數寄存器中存儲的第一係數數據，並輸出運算用數據及第一係數數據的按位邏輯與；和第二邏輯電路，其被輸入從第一邏輯電路輸出的m位數據，並將m位數據的異或作為編碼數據進行輸出。由此，高速地進行編碼處理。
文檔編號H03M13/23GK1987800SQ20061016422
公開日2007年6月27日 申請日期2006年12月5日 優先權日2005年12月22日
發明者本田巖, 大橋秀紀, 黑田隆, 富田典幸 申請人:三洋電機株式會社