高介電常數柵極介電材料的形成方法與半導體元件的製作方法

2023-09-16 18:33:25 1

專利名稱：高介電常數柵極介電材料的形成方法與半導體元件的製作方法
技術領域：
本發明涉及集成電路的製備方法，且尤其涉及一種沉積高介電常數材料 於基材上的方法，藉此提供一適合高介電常數材料沉積的界面層，還涉及制 備柵極介電結構時沉積高介電常數材料的方法。
背景技術：
目前需要縮小(降低)半導體元件的尺寸，以增加半導體晶片之上的元件 密度，使得半導體元件操作得更快且消耗較少的功率。
二氧化矽最常作為半導體元件的柵極介電材料。然而，將二氧化矽應用 作為柵極介電材料時，隨著二氧化矽厚度的下降，伴隨對氧化過程的嚴格限
制。使用這些介電材料時，是需要控制整個晶片的次埃(sub-angstrom)均勻度
與厚度的。
再者，當介電層厚度降低的同時，量子穿隧效應(quantum tunneling effects) 傾向增加，造成不想要的電流流經柵極與溝道之間。
近來關於降低元件的尺寸，許多研究已經致力於開發另一種介電常數材 料，其形成的厚度大於二氧化矽，且仍然具有相同的場效表現。這些材料通 常稱為高介電常數(high-k)材料，因為其介電常數值高於二氧化矽的介電常數 值(3.9)。
此種高介電常數(high-k)材料的相對性能通常表示為等效氧化層厚度 (Equivalent oxide thickness, EOT)，因為此種替代材料層可以更厚，但其仍然 提供與相對較薄的二氧化矽層同樣的電性效果。
然而，使用較高介電常數材料的缺點在於，其容易提供較差品質的界面。 較差品質的界面容易損害最終柵極電極微結構的電性表現，在上述例子中， 高介電常數材料直接沉積於矽基材之上。
因此，公知技術WO 2005/013349中提及介電材料(例如二氧化矽或類似 的材料)可提供一緩衝層(或界面或橋梁)介於半導體晶片和高介電常數材料之間，當使用高介電常數材料時，用以改善其電性表現。
不幸地，很難發展超薄的界面層(例如厚度低於10埃)，且又具有均勻性。 缺乏均勻性可能會損害最終元件的電性特性。
為了整合高介電常數材料到目前CMOS製造工藝系統中，良好品質(平
坦、平滑、均勻且展現連續界面氧化物成長)的界面層將有利於半導體基材和 高介電常數材料的界面。
此處的挑戰在於，將半導體晶片基材(特別是二氧化矽晶片基材)和高介 電常數材料之間的界面層品質最佳化，因該處的品質將決定最終電晶體的性
能表現與可靠度(reliablity)。

發明內容
本發明的目的之一就是提供一種改善且替代的方法，其能解決公知技術 的缺點。
本發明的另一目的就是提供一種方法，其特別能產生一種均勻超薄的界 面層，此界面層適合沉積具有高介電常數的材料(例如高介電常數(high-k)材料)。
再者，本發明的目的在於改善介於半導體基材(或晶片)和介電層之間的 界面，特別是沉積一高介電常數材料於基材之上。
本發明提供一種高介電常數柵極介電材料的形成方法，包括下列步驟
提供一半導體基材；清洗該基材；對該基材進行一熱處理；沉積一高介電常 數材料，其中該熱處理在一無氧化環境中進行，導致形成一薄界面層。 優選地，上述清洗基材包括一最終的氫氟酸處理。
優選地，在本發明的方法中，熱處理的溫度約高於700°C，較佳約高於 1000°C，更佳約高於105(TC。
優選地，在本發明的方法中，其中該無氧化環境包括一鈍氣，更佳包括 氦氣及/或氬氣。
優選地，在本發明的方法中，還包括加入部分氫氣到無氧化環境中。 優選地，在本發明的方法中，其中該部分氫氣的體積約少於10%，較佳 約介於1% 10%。
優選地，該無氧化環境中不包括氮氣。優選地，在本發明的方法中，其中熱處理的時間約少於2分鐘，較佳約
少於1分鐘，更佳約少於40秒。
優選地，依照本發明的方法，其中在熱處理之後，形成一薄化學氧化層。
優選地，上述的薄化學氧化層的形成藉助施加一溼式臭氧(03)/最終去離 子水(DIW)處理或一 UV增強式氧化物成長法(UV-enhanced oxide growth method)。
優選地，依照本發明的方法中，其中高介電常數材料為任何一種介電常
數值(k)高於二氧化矽的介電材料。
優選地，上述的高介電常數材料藉助原子層沉積法(Atomic Layer
Deposition) 冗積而得。
優選地，在本發明的方法中，其中沉積該高介電常數材料之後，接著進
行一沉積後退火處理。
優選地，上述的薄界面層的厚度較佳約少於0.6 nm。 依照本發明所述的方法，可用於形成高介電常數柵極介電材料。 優選地，上述的半導體元件，其包括一高介電常數柵極介電材料，其中
高介電常數柵極介電材料包括一約少於0.6nm的薄界面層。
依照本發明的方法，能產生均勻且薄的、具有適當的末端(例如OH鍵)
的界面層，使其能夠相容於後續高介電常數(high-k)材料的沉積。 再者，實行本發明的方法，能改善界面層的粗糙度與品質。 同時，在本發明的結構下，能增進在半導體元件中的電荷載流子遷移率。 為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉
出優選實施例，並配合附圖，作詳細說明如下


圖1為一系列流程圖，用以說明依照本發明的方法製備表面的流程。 圖2為利用角度解析X-光光電子光譜儀(AR-XPS)測量的厚度圖，用以
顯示本發明的界面層與用不同方法沉積的高介電常數(high-k)材料Hf02層
的厚度。
圖3顯示Hf02覆蓋率相對於氧化物厚度。
圖4藉助光學測厚儀測量依序形成的氧化層厚度。圖5藉助原子力顯微鏡確認表面粗糙度。 圖6顯示利用不同表面處理而得的電容對應電壓圖。
圖7顯示形成薄界面層可能的機制。
具體實施例方式
本發明基於意外發現一實行本發明的方法，包括在含有鈍氣的無氧化環 境中進行熱處理，以形成一薄界面層。
本發明所謂的"無氧化環境"是指沒有氧氣的環境。此環境較佳包括一鈍 氣環境或鈍氣混合物，以及視需要地包括其它添加劑。
特別是，添加氫氣在包含鈍氣環境或鈍氣混合物的無氧環境中，可增加 上述薄界面層的表面平滑度。
在本發明中，熱處理的步驟進行於清洗基材之後，以及未沉積高介電常 數材料之前。
本發明所謂的"高介電常數"是指任何介電材料，其具有一介電常數值
k(相對於真空下)高於3.9(此為二氧化矽的介電常數)，且較佳高於8.0。 在包含鈍氣的無氧化環境中施加熱處理，會形成一薄界面層。 上述的界面層可能包括氧化矽和次氧化物(SiOx， 0<x$ 2)。
本發明新穎之處在於形成一均勻(平滑或平整)薄的(厚度小於10埃)界面 層，其具有合理的縫隙(leakage)且能增強電荷載流子(charge carrier)的遷移
率，然而使用公知技術卻會得到低品質的界面層(粗糙(既不平整，不平滑， 也不均勻)且沒有連續的界面氧化層成長)，造成較高的縫隙(leakage)與較高 的界面陷阱密度(interface trap density, Dit)，且最終結果造成半導體元件較差 的性能表現。
已知當裸矽基材上暴露於含有氧氣的環境中時，自身氧化層(native
oxide)會成長於裸矽基材上。
此種自身氧化層本質上是SiO和Si02的異質混合物。 此種自身氧化層的品質與厚度在整個基材表面上是不一致的，因此，在
矽基材表面上的這些自身氧化薄膜會阻礙對超薄柵極氧化薄膜厚度的準確控制。
因此，除了清潔其它物質以外，主要用於清潔基材上的自身氧化物，以避免汙染以及為了產生優異的電性表現。
清潔基材經常包括最終的氫氟酸(HF)疏水處理，用以抑制氧自由基 (redical)和矽結合。
上述的最終氫氟酸疏水處理，也稱為IMEC-foob，是先使用臭氧和去離 子水((VDIW)的氧化步驟，接著使用一氧化物移除步驟(使用HF/HC1)。最後， 用去離子水(去離子水摻鹽酸)潤洗，再進行含有異丙醇和氮氣的馬南哥尼幹 燥法(Marangoni drying)。
此最終氫氟酸處理(IMEC-foob)造成表面無氧化物。
但是，經由最終氫氟酸(IMEC-foob)的清潔所產生的無氧化物的表面，其 無法提供適合後續沉積高介電常數(high-k)材料所需要的末端OH鍵。
因此，本發明建議基材經過清潔步驟後，接著在無氧化環境中進行一熱 處理。
上述的熱處理會形成一均勻薄氧化物及/或次氧化物的界面層，其位於柵 極介電層與半導體基材之間。
上述薄界面氧化物/次氧化物層，又稱為鈍氣中薄界面層，藉助在無氧化 環境中施加一熱處理而得。
圖1為一流程圖，用以說明依照本發明的方法在半導體製備過程中的各 階段步驟。
上述方法中包括在半導體主體中形成隔離結構，例如淺溝隔離結構 (Shallow Trench Isolation, STI)。
開始製備柵極的步驟，首先進行一最終氫氟酸疏水處理以清潔半導體主 體的上表面，此清洗步驟進行於無氧化環境中進行熱處理步驟之前。
在一包括鈍氣的無氧化環境中，進行上述熱處理步驟以產生高品質薄界 面層於半導體主體之上。
接著，視需要地形成一化學氧化物，藉助溼式03/最終去離子水(DIW) 清潔處理(也稱為IMEC-clean)或UV增強氧化物成長法，造成表面具有一薄 化學氧化層。
當界面層形成之後，高介電常數(high-k)柵極介電層沉積於界面層之上。 此高介電常數(high-k)柵極介電層可包括一層或多層高介電常數(high-k)介電 材料。視需要地對高介電常數(high-k)介電材料進行一沉積後退火處理。
—導電金屬柵極接觸(或柵極電極)形成於高介電常數(high-k)柵極介電
層之上，因而形成柵極結構或柵極堆疊。 此柵極電極可包括一層或多層導電材料。 再者，多晶矽覆蓋層(capping layer)沉積於柵極接觸之上。 柵極接觸、高介電常數(high-k)柵極介電層與界面層接著一起被圖案化形
成一柵極結構。
藉助離子注入、擴散摻雜適當的n或p雜質，以形成半導體主體的源極 /漏極區域並進行內連線工藝。
當形成淺溝隔離結構時，藉助乾式蝕刻於基材中形成溝槽，再填充介電 材料以提供電性的絕緣。
此柵極介電材料可以是一高介電常數(high-k)材料，例如氧化鉿，氧化鋁
或氧化鋯。
柵極電極(或柵極接觸)可由半導體材料構成，例如多晶矽、矽化鍺、鍺、 金屬矽化物或擇自於下述群組的金屬材料金屬、金屬氮化物、金屬碳氮化 物以及上述的組合(例如鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、氮(碳)化鈦(Ti(C)N)、 氮(碳)化鉭(Ta(C)N)、氮(碳)化鎢(W(C)N)。
柵極結構分隔兩側的源極與漏極，其中源極與漏極接觸溝道區域 (channel region)的相對兩頂lj。
側壁間隔物(sidewall spacer)形成柵極結構側壁，側壁間隔物通常與源極 和漏極的邊界對齊。這些側壁間隔物可由例如氧化矽、氮化矽及/或碳化矽所 組成。
依照本發明的一個優選實施例，形成高介電常數(high-k)柵極介電材料的 方法，包括以下步驟提供一半導體基材，清洗該基材，在無氧化環境中進 行一熱處理，以及接著沉積一高介電常數(high-k)材料。
依照本發明的方法，在無氧化環境中進行一熱處理，尚包括鈍氣混合物， 造成一薄界面層的形成。
再者，此均勻薄界面層，由施加熱處理而得，其具有適合的表面末端， 因此能使表面適合高介電常數(high-k)材料的沉積，且減少EOT。
上述的均勻薄界面層，提供改良的界面特性，此界面層介於矽結構與高介電常數(high-k)材料之間，藉助下述沉積步驟而得。
在包含鈍氣混合物的無氧化環境中進行的熱處理，較佳進行在一快速熱
處理(rapid thermal process, RTP)腔體中。
上述熱處理進行於約高於70(TC的溫度，較佳約高於100(TC，更佳約高 於1050°C。
上述熱處理的期間較佳約少於2分鐘，更佳約少於l分鐘，又更佳約少 於40秒。
依照本發明的方法，熱處理可以進行於爐管中(例如LPCVD低壓化學氣 相沉積反應爐)，或使用瞬間退火(spike anneal)。當在LPCVD反應爐中進行 熱處理時，需要較長期間(至少IO分鐘至幾小時)，而瞬間退火一般約在1050 "C中進行1秒鐘。
進行熱處理期間， 一包括氧化矽與次氧化物(SiOx, 0<x^ 2)均勻薄的層 被揭開(unraveled)於基材表面上。
進行熱處理期間，上述的無氧化環境的鈍氣較佳為氦氣(He)及/或氬氣 (Ar)。
氮氣不適合加入無氧化環境中，當其併入於界面且增加界面狀態密度
時，會導致溝道遷移率的降低，影響此元件的電性特性。 優選地，加入部分氫氣到包括鈍氣的無氧化環境中。 優選地部分氫氣的體積約少於10%，較佳介於1 10%之間。 無氧化環境的壓力較佳介於10到20託耳(torr)。 依照本發明的方法，會獲得薄界面層的厚度約少於0.6 nm。 再者，依照本發明的方法獲得的高品質界面層，其平整(或平滑或均勻)
且呈現連續的界面氧化物成長。
在本發明的方法中，形成上述的薄界面層，接著後續沉積一高介電常數
(high-k)材料。
上述的高介電常數(high-k)材料的沉積可使用本領域普通技術人員所知 的沉積技術，較佳為原子層沉積法(Atomic Layer Deposition, ALD)、金屬有 機氣相沉積法(Metal-Organic Chemical Vapor Deposition, MOCVD)、分子束外 延法(Molecular Beam Epitaxy, MBE)、化學氣相沉積法(Chemical Vapor Deposition, CVD)或物理氣相沉積法(Physical Vapor Deposition, PVD)。
10高介電常數(high-k)材料的例子包括，但不限於二元的金屬氧化物，包括 Zr02、 Hf02、 La203、 Y203、 Ti02，以及其矽化鹽類和鋁酸鹽類；金屬氧氮 化物包括A10N、 ZrON、 HfON、 LaON、 YON等，以及其矽酸鹽和鋁酸鹽 類例如ZrSiON、 HfSiON、 LaSiON、 YSiON;鈣鈦礦型的氧化物，包括鈦酸 鹽系統的材料，例如鈦酸鋇、鈦酸鍶、碳酸鋇鍶((BaSr)Ti03,BST)。
優選地，高介電常數(high-k)材料的沉積視需要地伴隨一沉積後退火處理 以進一步降低界面陷阱密度(interface trap density, Dit)。
在一實施例中，在無氧化環境中的熱處理之後，立即進行高介電常數 (high-k)材料的沉積步驟。
在另一實施例中，在無氧化環境中的熱處理之後，視需要地進行化學氧 化成長步驟。
化學成長氧化物是將裸露的半導體表面和較佳為薄界面層與液體及/或 氣體化學物接觸以氧化其表面。
依照本發明，化學氧化物的形成較佳藉助進行溼式例如臭氧(03)/最終的 去離子水(DIW)(IMEC-clean)的清潔處理或UV增強式氧化物成長法，兩種方 法可擇一選擇。
上述的溼式臭氧(03)/最終去離子水(DIW)清潔，也稱為IMEC-cleam，是 先使用臭氧和去離子水((VDIW)，接著使用一氧化物移餘步驟(使用 HF/HC1)。最後，用臭氧化的去離子(臭氧/去離子水摻鹽酸)潤洗，再進行含 有異丙醇和氮氣的馬南哥尼乾燥法(Mamngoni drying)。
上述的溼式臭氧(03)/最終去離子水(DIW)清潔(IMEC-clean)，會使表面留
下一非常乾淨且薄化學氧化物層。
上述的UV增強式氧化物成長法是在空氣中進行UV照射以成長一薄氧 化層。氬氣連續地注入基材之上，以降低空氣中的氧化物成長的速度。
利用上述的UV增強式氧化物成長法而得的化學氧化層，其厚度薄於用 溼式臭氧(03)/最終去離子水(DIW)清潔(IMEC-clean)而得的氧化層。
藉助進行溼式臭氧(03)/最終去離子水(DIW)清潔(IMEC-clean)或UV增
強式氧化物成長法而得的化學氧化物層，可提供除了施加熱處理所造成的效 果之外，另外能使表面具有後續沉積高介電常數(high-k)材料所需要的合適的 末端(例如OH鍵)。因此，總氧化層來自於兩種貢獻，其一來自於無氧化環境中進行熱處理 而得的界面層，另一來自於進行溼式臭氧(03)/最終去離子水(DIW)清潔
(IMEC-clean)或UV增強式氧化物成長法而得的化學氧化層。
只進行化學氧化物沉積，而未進行一熱處理，會得到有縫隙(leakage)、
較差品質的化學氧化物(對照下列討論的圖3與圖6)，其不適合後續沉積高
介電常數(high-k)材料，因此得到低品質的半導體元件。
接著，視需要地進行化學氧化物形成步驟之後，進行ALD高介電常數
(high-k)材料的沉積步驟。
上述的半導體基材較佳為矽基材或包含矽晶片或矽層的絕緣層上覆矽
基材(silicon-on-insulator, SOI)，例如多晶矽、外延矽或非晶矽，具有或不具
有導電的摻雜物。
上述的半導體基材可以為任何半導體基材，只要此基材能抵抗本發明所
需要的咼溫。
此基材可能包括各種絕緣區域，例如淺溝隔離區域(Shallow Trench Isolation, STI)、局部氧化區(Local Oxidation of Silicon, LOCOS)或其它類似 的隔離區域，其形成於基材或上述的表面上。
圖2顯示依照本發明的不同表面處理歩驟，由AR-XPS測量到的界面層 與沉積高介電常數(high-k)介電材料Hf02的厚度。
在圖2中的界面層(interfacial layer, IL)，是藉助於無氧化環境中的熱處理 而得的，或藉助化學氧化物成長法搭配或不搭配前者之熱處理而得的。
圖2中標出熱處理法不同的條件，包括無氧化環境的成份與溫度。
上述化學氧化層藉助進行溼式臭氧(03)/最終去離子水(DIW)清潔 (IMEC-clean)或UV增強式氧化物成長法(圖2中標示為UV/Air/Ar)而得。
圖2顯示界面層與高介電常數(high-k)的Hf02材料層兩者只進行熱處理 步驟，兩者的厚度具有非常好的結果。
例如H2/He/105(TC熱處理與He/105(TC熱處理形成超薄的界面層，其厚 度分別為0.4 nm和0.5 nm。
再者，如圖2所示，H2/He/105(TC熱處理幫助限制後續的化學氧化物成長。
因此，依照本發明的方法可用於達到EOT縮小化。藉助進行熱處理搭配uv增強式氧化物成長法所形成的界面層，其總氧 化物的厚度也少於只利用uv增強式氧化物成長法所得的厚度。
但是，如圖3所示，相較於熱處理搭配UV增強式氧化物成長法，進行 UV增強式氧化物成長法得到較低的Hf02覆蓋率(coverage)。可能的解釋在 於，UV增強式氧化物方法無法在表面上顯示足夠的、合適的活化功能基末 端(例如OH鍵)，因此對於後續高介電常數(high-k)材料沉積步驟時，表面為 粗糙且低品質成核層(nucleation)，因此，造成後續元件的電性特性出問題。
的確，圖3顯示依照本發明的方法，其Hf02覆蓋率對應氧化物的厚度 關係圖。
藉助進行熱處理，與視需要地進行化學氧化物形成法(UV增強式氧化物 成長法或溼式臭氧(03)/最終去離子水(DIW)清潔(IMEC-clean))。
形成上述界面層後，進行例如5次ALD Hf02單層沉積的循環。 一般的ALD技術與HfCb的ALD對界面層表麵條件特別敏感，因此， 進行Hf02的ALD時，依據界面層的粗糙度、界面層表面的活性功能基末端 (例如OH鍵)與界面層的連續性/均勻性(例如無島狀類似物)對界面層的品質 進行評估。
據此，具有較多OH功能基末端且較平滑(較低粗糙度)的界面層表面， 較有利於Hf02的ALD沉積。
如圖3所示，藉助熱處理形成界面層(不論搭配或不搭配進行UV增強式 氧化物成長法)提供較佳的Hf02覆蓋率，因此為較佳品質、平滑的界面層。
上述的Hf02覆蓋率也高於利用臭氧(03)/最終去離子水(DIW)化學氧化 物成長法(不論搭配或不搭配熱處理形成界面層)而得的Hf02覆蓋率，且特別 能改善只進行UV增強式氧化物成長法獲得的較差的覆蓋率。
圖4顯示依照本發明的不同表面處理步驟而依序成長(step-by-step)的氧 化層厚度(藉助光學測厚儀(Ellipsometry)測量)。
每一次進行清潔步驟(IMFOOB)後，在無氧化環境中進行熱處理或一化 學氧化物成長(溼式臭氧(03)/最終去離子水(DIW)清潔(IMEC-clean)或 UV/Air/Ar)，或上述的組合。
由熱處理所形成的界面層，圖4中指出不同的實驗條件，包括無氧化環 境的組成和溫度。
13化學氧化物由UV增強式氧化物成長法或由溼式臭氧(03)/最終去離子水
(DIW)清潔(IMEC-clean)而得。
圖4測出的總氧化層厚度，包括在無氧化環境中進行熱處理而得的界面 層，與由UV增強式氧化物成長法或由溼式臭氧(03)/最終去離子水(DIW)清 潔(IMEC-clean)而得的化學氧化物層。
在此須注意的是，由光學測厚儀所測的氧化層厚度，其準確度不如由 AR-XPS所測。
事實上，由光學測厚儀所測的厚度會厚於由AR-XPS所測的厚度。 但是，圖4所顯示的趨勢符合圖2的結果。
圖5顯示藉助原子力顯微鏡(Atomic Force Microscope, AFM)測得的表面 粗糙度。
圖5所測量為進行熱處理而得的界面層及/或進行氧化物成長法而得的 化學氧化物。
由熱處理形成的界面層，圖5中指出不同的實驗條件，包括無氧化環境 的組成和溫度。
化學氧化物由UV增強式氧化物成長法或由溼式臭氧(03)/最終去離子水 (DIW)清潔(IMEC-clean)而得。
如圖5所示，只由UV增強式氧化物成長法或只由溼式臭氧(03)/最終去 離子水(DIW)清潔(IMEC-clean)而得的化學氧化層，不進行熱(預)處理形成界 面層，會得到相對較粗糙的氧化層表面。例如，由溼式臭氧(03)/最終去離子 水(DIW)清潔(IMEC-clean)而得的化學氧化層，其Rms二0.18nm，而由UV增 強式氧化物成長法而得的化學氧化層，其Rm『0.14nm，其中每一次Rms測 量的範圍為lXlpm。
相反地，進行H2/He/105(TC熱處理形成界面層有助於平滑界面層的表面， 且當化學氧化層沉積於其上時，對於lXlprn的範圍，Rms值達到 0.08~0.09nm。
再者，低溫處理(例如700'C)將會降低表面平滑度的表現(對於lXljim 的範圍，Rms=0,146nm)。
如圖6所示，只進行熱處理，或只有化學氧化物成長，或結合熱處理與 化學氧化物成長(UV增強式氧化物標示為UV/Air/Ar/ls)所得的元件的電容對應電壓曲線圖。
電容(MOS)為一種P型基材，其具有TaN/TiN金屬柵極電極。
進行H2/He/105(TC的熱處理及/或進行UV增強式氧化物成長法，接著借 助40次ALD單層Hf02沉積循環。
由圖6得知，只進行UV增強式氧化物成長法會得到非常多縫隙 (leakage),且薄氧化層。
此種多縫隙(leakage)可由形成第一界面層所抑制，不論搭配或不搭配UV 增強式氧化物成長法。
圖7顯示形成薄界面層可能的機制。包括HF-last疏水性處理的清潔步 驟，會留下氫原子末端的表面(Si-H鍵，如圖7a)，此會抑制氧原子自由基與 矽上層結合。有水的存在時(潤洗過程中)，溶氧及/或OH—自由基可能攻擊內 層的Si-Si鍵，而不破壞Si-H鍵，留下SiOx次氧化物於(無氧化物)表面之下。 當進行熱處理期間，包含氧化矽與次氧化物(SiOx, (Kx^2)的薄層被揭開 (immvded)於矽表面上(圖7b)。此薄層是連續的(沒有島狀物形成)，均勻且疏 水性，是一種適合介於基材和藉助ALD沉積高介電常數(high-k)材料(例如 Hf氧化物)之間的界面層。
因此，依照本發明的方法，產生一均勻超薄界面層，其位於高介電常數 材料(high-k)底下。
依照本發明的方法，能產生均勻且薄的、具有適當的末端(例如OH鍵) 的界面層，使其能夠相容於後續高介電常數(high-k)材料的沉積。 再者，實行本發明的方法，能改善界面層的粗糙度與品質。 同時，在本發明的結構下，能增進在半導體元件中的電荷載流子遷移率。 雖然本發明已以數個優選實施例揭示如上，然而其並非用以限定本發 明，任何本領域普通技術人員，在不脫離本發明的精神和範圍內，當可作任 意的更動與潤飾，因此本發明的保護範圍當視所附的權利要求書所界定的範 圍為準。
權利要求
1. 一種高介電常數柵極介電材料的形成方法，包括下列步驟提供一半導體基材；清洗該基材；對該基材進行一熱處理；沉積一高介電常數材料，其中該熱處理在一無氧化環境中進行，導致形成一薄界面層。
2. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中清洗 該基材包括一最終的氫氟酸處理。
3. 如權利要求1或2所述的高介電常數柵極介電材料的形成方法，其中 該熱處理的溫度約高於700°C 。
4. 如權利要求1或2所述的高介電常數柵極介電材料的形成方法，其中 該熱處理的溫度約高於IOO(TC。
5. 如權利要求1或2所述的高介電常數柵極介電材料的形成方法，其中 該熱處理的溫度約高於1050°C。
6. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該無 氧化環境包括一鈍氣。
7. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該無 氧化環境包括氦氣及/或氬氣。
8. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中還包 括加入部分氫氣到該無氧化環境中。
9. 如權利要求8所述的高介電常數柵極介電材料的形成方法，其中該部 分氫氣的體積約少於10%。
10. 如權利要求8所述的高介電常數柵極介電材料的形成方法，其中該 部分氫氣的體積約介於1 % 10%。
11. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中在 該無氧化環境中不包括氮氣。
12. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該 熱處理的時間約少於2分鐘。
13. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該熱處理的時間約少於1分鐘。
14. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該熱處理的時間約少於40秒。
15. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中在 該熱處理之後，形成一薄化學氧化層。
16. 如權利要求15所述的高介電常數柵極介電材料的形成方法，其中該 薄化學氧化層的形成藉助施加一溼式臭氧(03)/最終去離子水(DIW)處理或一 UV增強式氧化物成長法。
17. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該 高介電常數材料為任何一種介電常數值高於二氧化矽的介電材料。
18. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該 高介電常數材料藉助原子層沉積法沉積而得。
19. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中沉 積該高介電常數材料之後，接著進行一沉積後退火處理。
20. 如權利要求1所述的高介電常數柵極介電材料的形成方法，其中該 薄界面層的厚度約少於0.6 nm。
21. —種半導體元件，其包括依照權利要求1所述的方法所形成的高介 電常數柵極介電材料。
22. —種半導體元件，其包括一高介電常數柵極介電材料，其中該高介 電常數柵極介電材料包括一約少於0.6 nm的薄界面層。
全文摘要
本發明提供一種高介電常數柵極介電材料的形成方法與半導體元件，該方法包括下列步驟提供一半導體基材；清洗該基材；對該基材進行一熱處理；沉積一高介電常數材料，其中該熱處理在一無氧化環境中進行，導致形成一薄界面層。本發明的方法能產生均勻且薄的、具有適當的末端的界面層，使其能夠相容於後續高介電常數(high-k)材料的沉積，並能改善界面層的粗糙度與品質。同時，本發明的結構能增進在半導體元件中的電荷載流子遷移率。
文檔編號H01L29/40GK101425457SQ20081017384
公開日2009年5月6日 申請日期2008年10月29日 優先權日2007年10月30日
發明者尚·路克·艾佛拉特, 歐陽暉, 莉塔·沃斯, 蘿拉·寧斯 申請人:臺灣積體電路製造股份有限公司;跨大學校際微電子卓越研究中心;魯汶天主教大學(Kul)研究開發部