具有延伸的柵極介電層的金屬氧化物半導體場效應電晶體的製作方法
2023-09-16 18:34:45 3
具有延伸的柵極介電層的金屬氧化物半導體場效應電晶體的製作方法
【專利摘要】本發明提供了一種金屬氧化物半導體場效應電晶體（MOSFET），包括：襯底、襯底中的源極和漏極、在源極和漏極之間設置在襯底上方的柵電極以及設置在襯底和柵電極之間的柵極介電層。至少一部分的柵極介電層朝向源極和漏極中的至少一個延伸超過柵電極。本發明還提供了具有延伸的柵極介電層的金屬氧化物半導體場效應電晶體。
【專利說明】具有延伸的柵極介電層的金屬氧化物半導體場效應電晶體
【技術領域】
[0001]本發明一般地涉及集成電路，更具體地，涉及金屬氧化物半導體場效應電晶體(MOSFET)。
【背景技術】
[0002]一些MOSFET被設計為維持高工作電壓。具有更寬範圍Vbd (稱作「拖尾」)的一些MOSFET的柵極介電層擊穿電壓(Vbd)具有可靠性問題。例如，具有多指結構的高電壓(HV)MOSFET器件通常具有這種Vbd拖尾。先前設計的增加Vbd的一些器件會導致較大的器件間距、變大的閾值電壓Vt或角部處的柵極氧化物薄化，從而導致不穩定或不希望的器件性倉泛。
【發明內容】
[0003]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種金屬氧化物半導體場效應電晶體(M0SFET)，包括:襯底；源極，位於所述襯底中；漏極，位於所述襯底中；柵電極，在所述源極和所述漏極之間設置在所述襯底上方；以及柵極介電層，設置在所述襯底和所述柵電極之間，其中，至少部分所述柵極介電層朝向所述源極和所述漏極中的至少一個延伸超過所述柵電極。
[0004]在該MOSFET中，所述柵極介電層延伸超過所述柵電極的長度至少為所述柵極介電層的厚度的0.5倍。
[0005]在該MOSFET中，所述柵極介電層延伸超過所述柵電極的長度在0.03μπι至0.3μπι的範圍內。
[0006]在該MOSFET中，所述柵極介電層包括二氧化矽。
[0007]在該MOSFET中，所述柵電極包括多晶矽或金屬。
[0008]該MOSFET進一步包括:鄰近所述柵電極設置在所述襯底中的輕摻雜區。
[0009]該MOSFET進一步包括:鄰近所述柵電極並且至少部分地位於所述柵極介電層上方的間隔件。
[0010]在該MOSFET中，所述間隔件包括氮化矽或二氧化矽。
[0011]在該MOSFET中，所述柵極介電層的朝向所述漏極的部分比朝向所述源極的部分厚。
[0012]根據本發明的另一方面，提供了 一種製造金屬氧化物半導體場效應電晶體(MOSFET)的方法，包括:在襯底上方形成柵極介電層；在所述柵極介電層上方形成柵電極，至少一部分所述柵極介電層沒有被所述柵電極所覆蓋；以及在所述襯底中形成源極和漏極，所述柵極介電層朝向所述源極和所述漏極中的至少一個延伸超過所述柵電極。
[0013]在該方法中，所述柵極介電層延伸超過所述柵電極的長度至少為所述柵極介電層的厚度的0.5倍。
[0014]在該方法中，所述柵極介電層延伸超過所述柵電極的長度在0.03 μ m至0.3 μ m的範圍內。
[0015]在該方法中，所述柵極介電層包括二氧化矽。
[0016]在該方法中，所述柵電極包括多晶矽或金屬。
[0017]該方法進一步包括:形成鄰近所述柵電極設置在所述襯底中的至少一個輕摻雜區。
[0018]該方法進一步包括:形成鄰近所述柵電極並且至少部分地位於所述柵極介電層上方的間隔件。
[0019]在該方法中，所述間隔件包括氮化矽或二氧化矽。
[0020]在該方法中，所述柵極介電層的朝向所述漏極的部分比朝向所述源極的部分厚。
[0021]根據本發明的又一方面，提供了一種金屬氧化物半導體場效應電晶體(M0SFET)，包括:襯底；源極，位於所述襯底中；漏極，位於所述襯底中；柵電極，在所述源極和所述漏極之間設置在所述襯底上方；柵極介電層，設置在所述襯底和所述柵電極之間；以及間隔件，被形成為鄰近所述柵電極並且至少部分地在所述柵極介電層上方；其中，所述柵極介電層的至少一部分朝向所述源極和所述漏極中的至少一個延伸超過所述柵電極的長度至少為所述柵極介電層的厚度的0.5倍。
[0022]在該MOSFET中，所述柵極介電層延伸超過所述柵電極的長度在0.03μπι至0.3μπι的範圍內。
【專利附圖】
【附圖說明】
[0023]現在，將結合附圖所進行的以下描述作為參考，其中:
[0024]圖1是根據一些實施例的示例性MOSFET的原理圖；
[0025]圖2是根據一些實施例的另一個示例性MOSFET的原理圖；
[0026]圖3是根據一些實施例的圖1中示例性MOSFET與其他MOSFET相比較的Vbd曲線圖；
[0027]圖4Α至圖4Ε是根據一些實施例的圖1中的MOSFET的示例性製造方法的中間步驟；以及
[0028]圖5Α至圖5Ε是根據一些實施例的圖1中MOSFET的另一個示例性製造方法的中間步驟。
【具體實施方式】
[0029]以下詳細討論各種實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的創造性概念。所討論的具體實施例僅僅說明製造和使用的具體方式，並且沒有限定本發明的範圍。
[0030]此外，本發明可在各個示例中重複參照數字和/或字母。該重複是為了簡明和清楚，而且其本身沒有規定所述各種實施例和/或結構之間的關係。而且，本發明中一個部件形成在另一個部件上、一個部件與另一個部件的連接和/或一個部件與另一個部件耦合包括其中以直接接觸的方式形成部件的實施例，並且也可以包括其中附加部件形成在部件之間，使得部件不直接接觸的實施例。另外，空間相對位置的術語，例如「下部」、「上部」、「水平」、「垂直」、「在…之上」、「在…上方」、「在…之下」、「在…下方」、「向上」、「向下」、「頂部」、「底部」等及其派生詞(例如，「水平地」、「向下地」、「向上地」等)是用於簡化本發明中一個部件和另一個部件的關係。這些空間相對術語旨在覆蓋具有這些部件的器件的不同定向。
[0031]圖1是根據一些實施例的示例性MOSFET的原理圖。M0SFET100包括襯底102、柵極介電層104、源極/漏極110、輕摻雜區108、柵電極106以及間隔件112。
[0032]襯底102提供支撐並用作製造集成電路器件的基礎。襯底102包括矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽和鍺合金、磷化銦(InP)、絕緣體上矽或任何其他合適的材料。
[0033]柵極介電層104包括二氧化矽或任何其他合適的介電材料。在一些高電壓應用的實施例中，柵極介電層104在漏極側上比在源極側上更厚。在一些實施例中，柵極介電層104的厚度為3O人-1000A。
[0034]柵極介電層104朝向源極或漏極110中的至少一個延伸超過柵電極106。如圖3所示，延伸的柵極介電層104能夠減少Vbd拖尾問題。在一些實施例中，柵極介電層104延伸超過柵電極106邊緣至少柵極介電層104的厚度的1/2。
[0035]在一個示例中，柵極介電層104從柵電極106邊緣延伸的長度等於柵極介電層104的厚度。在一些實施例中，柵極介電層104從柵電極106邊緣延伸0.03 μ m至0.3 μ m。
[0036]柵電極106包括 多晶娃、金屬或任何其他合適的材料。鄰近柵電極106的輕摻雜區108用於避免短溝道效應。鄰近柵電極106將輕摻雜區108設置在襯底102中的源極/漏極110側。例如，輕摻雜區108通過離子注入摻雜有諸如磷或硼的N型或P型摻雜劑。雖然在圖1中示出了位於一側(例如，源極側)的輕摻雜區108，但是如圖2所示，輕摻雜區108也可能位於源極側和漏極側上。
[0037]當柵極介電層104延伸超過柵電極106時，鄰近柵電極106形成間隔件112並且間隔件112至少部分地形成在柵極介電層104上方。間隔件112包括氮化矽、二氧化矽或任何其他合適的材料。在一些實施例中，間隔件112可以用於限定源極/漏極110並用作自對準形成的掩模。例如，源極/漏極110通過離子注入摻雜有諸如磷或硼的N型或P型摻雜劑。
[0038]圖2是根據一些實施例的另一個示例性M0SFET200的原理圖。M0SFET200類似於圖1中的M0SFET100，柵極介電層104朝向源極和漏極110延伸超過柵電極106。在其他實施例中，柵電極106朝向源極側和漏極側中的一個延伸。在一個示例中，柵電極106朝向漏極側延伸。與圖1中M0SFET100相比，柵極介電層104具有均勻的厚度。在源極側和漏極側中都形成輕摻雜區108。
[0039]例如，可以在各種MOSFET結構中實現延伸的柵極介電層104，諸如圖2所示的對稱MOSFETjR^I M0SFET、橫向擴散金屬氧化物半導體(LDMOS)電晶體或任何其他M0SFET。
[0040]具有延伸的柵極介電層104的一些MOSFET可以用於高壓應用中，其中，柵極電壓Vg在6.75V至40V的範圍內並且漏源電壓在6.75V至250V的範圍內。
[0041 ] 圖3是根據一些實施例的圖1中的示例性MOSFET與其他MOSFET相比較的Vbd曲線圖。與其他MOSFET的線304相比較，特別在區域306中，如圖1和圖2所示的具有延伸的柵極介電層104的MOSFET的線302沒有Vbd拖尾問題(在較寬電壓值範圍上散布的Vbd)。
[0042]圖4A至圖4E是根據一些實施例的圖1中MOSFET的示例性製造方法的中間步驟。
[0043]在圖4A中，在襯底102上方形成柵極介電層104a和柵電極106。柵極介電層104a包括二氧化娃或任何其他合適的材料而柵電極106包括多晶娃、金屬或任何其他合適的材料。
[0044]在一個示例中，在襯底102上生長柵極介電層104a的二氧化矽(氧化物)層並且在二氧化矽上方沉積柵電極106的多晶矽層並圖案化該多晶矽層以形成柵電極106。
[0045]在一些實施例中，特別是對於一些高電應用，柵極介電層104a在漏極側上比在源極側上厚。例如，可以在晶圓上生長厚度為320A(即，期望的源極側和漏極側柵極介電層的厚度差)的氧化物層，並且可以通過使用掩模蝕刻位於源極側上的氧化物層。然後，可以在晶圓上再次生長厚度為32A(即，期望的源極側厚度)的附加氧化物層以形成在源極側
(32A )和漏極側(352A )上具有不同厚度的柵極氧化物層。在其他實施例中，柵極介電
層104a的厚度可以是均勻的。在一些實施例中，柵極介電層104的厚度為30A至100A。
[0046]在圖4B中，在一些實施例中，使用柵電極106作為掩模通過離子注入來形成輕摻雜區108，使得輕摻雜區108與柵電極106的邊緣自對準。在一些實施例中，在離子注入步驟中，採用光掩模或硬掩模(未示出)以保護漏極區，使得僅源極區具有輕摻雜區。在其他實施例中，在源極側和漏極側中都形成輕摻雜區。
[0047]在圖4C中，例如，通過化學汽相沉積和蝕刻來形成間隔件112。間隔件112包括氮化矽、二氧化矽或任何其他合適的材料。
[0048]在圖4D中，在一些實施例中，使用間隔件112作為掩模通過(高電壓)蝕刻工藝來蝕刻圖4C中的柵極介電層104a，使得生成的柵極介電層104與間隔件112的邊緣自對準。間隔件112至少部分地位於延伸的柵極介電層104上方。
[0049]在圖4E中，在一些實施例中，使用柵電極106和間隔件112作為掩模通過離子注入形成源極/漏極110，使得源極/漏極110與間隔件112的邊緣自對準。柵極介電層104朝向源極和漏極110的至少一個延伸超過柵電極106。在一個示例中，柵極介電層104朝向漏極110延伸。在另一個示例中，柵極介電層104朝向源極和漏極110兩側延伸。延伸的柵極介電層104可以減小如圖3所述的Vbd拖尾問題。
[0050]在一些實施例中，柵極介電層104從柵電極106邊緣延伸至少1/2的柵極介電層104的厚度。在一個示例中，柵極介電層104從柵電極106邊緣延伸的長度等於柵極介電層104的厚度。在一些實施例中，柵極介電層104從柵電極106邊緣延伸0.03 μ m至0.3 μ m。
[0051]圖5A至圖5E是根據一些實施例的圖1中的示例性MOSFET的另一個示例性製造方法的中間步驟。
[0052]在圖5A中，在襯底102上方形成柵極介電層104a和柵電極106。柵極介電層104a包括二氧化娃或任何其他合適的材料而柵電極106包括多晶娃、金屬或任何其他合適的材料。
[0053]在一個示例中，在襯底102上生長柵極介電層104a的二氧化矽(氧化物)層並且在二氧化矽上方沉積柵電極106的多晶矽層並將該多晶矽圖案化以形成柵電極106。
[0054]在一些實施例中，尤其是對於一些高電壓應用，柵極介電層104a在漏極側上比在源極側上厚。例如，可以在晶圓上生長厚度為320人(即，期望的源極側和漏極側柵極介電層的厚度差)的氧化物層，並且可以通過使用掩模蝕刻掉源極側上的氧化物層。然後，可以在晶圓上再次生長厚度為32A (即，期望的源極側厚度)的附加氧化物層以在源極側(32A )和漏極側(352A )上形成具有不同厚度的柵極氧化物層。在其他實施例中，柵極介電層104a的厚度可以是均勻的。在一些實施例中，柵極介電層104的厚度為30A至
1000A。
[0055]在圖5B中，在一些實施例中，使用與延伸超過柵電極106期望長度的柵極介電層104a的邊緣對準的掩模105，通過(高電壓)蝕刻工藝蝕刻柵極介電層104a。
[0056]在圖5C中，在一些實施例中，使用柵電極106和柵極介電層104a的較厚一側作為掩模，通過離子注入形成輕摻雜區108。
[0057]在圖中，例如，通過化學汽相沉積和蝕刻形成間隔件112。間隔件112包括氮化矽、二氧化矽或任何其他合適的材料。間隔件112至少部分地形成在延伸的柵極介電層104上方。
[0058]在圖5E中，在一些實施例中，使用柵電極106和間隔件112作為掩模通過離子注入形成源極/漏極110，使得源極/漏極110與間隔件112的邊緣自對準。柵極介電層104朝向源極和漏極110至少一個延伸超過柵電極106。在一個示例中，柵極介電層104朝向漏極110延伸。在另一個示例中，柵極介電層104朝向源極和漏極110兩側都延伸。延伸的柵極介電層104能夠減小如圖3所述的Vbd拖尾問題。
[0059]在一些實施例中，柵極介電層104從柵電極106邊緣延伸至少1/2的柵極介電層104的厚度。在一個示例中，柵極介電層104從柵電極106邊緣延伸的長度等於柵極介電層104的厚度。在一些實施例中，柵極介電層104從柵電極106邊緣延伸0.03 μ m至0.3 μ m。
[0060]根據一些實施例，金屬氧化物半導體場效應電晶體(MOSFET)包括襯底、襯底中的源極和漏極、在源極和漏極之間設置在襯底上方的柵電極，以及設置在襯底和柵電極之間的柵極介電層。至少一部分的柵極介電層朝向源極和漏極中的至少一個方向上延伸超過柵電極。
[0061]根據一些實施例，製造金屬氧化物半導體場效應電晶體(MOSFET)的方法包括在襯底上方形成柵極介電層。在柵極介電層上方形成柵電極。至少一部分的柵極介電層未被柵電極覆蓋。在襯底中形成源極和漏極。柵極介電層朝向源極和漏極中的至少一個上延伸超過柵電極。
[0062]本領域的技術人員應該意識到，可能存在本發明實施例的多個變型例。儘管已經詳細地描述了本實施例及其部件，但應該理解，可以在不背離實施例的主旨和範圍的情況下，做各種不同的改變、替換和更改。而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今後開發的用於執行與根據本發明所採用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、製造、材料組分、裝置、方法或步驟根據本發明可以被使用。
[0063]以上方法示出了示例性步驟，但是不需要一定按照所示順序實施。在本發明的實施例的精神和範圍內，可以適當地增加、替換、改變順序和/或刪除步驟。結合不同權利要求和/或不同實施例的實施例在本發明的範圍之內，這對閱讀了本發明之後的本領域的技術人員來說是顯而易見的。
【權利要求】
1.一種金屬氧化物半導體場效應電晶體(MOSFET)，包括: 襯底； 源極，位於所述襯底中； 漏極，位於所述襯底中； 柵電極，在所述源極和所述漏極之間設置在所述襯底上方；以及 柵極介電層，設置在所述襯底和所述柵電極之間， 其中，至少部分所述柵極介電層朝向所述源極和所述漏極中的至少一個延伸超過所述柵電極。
2.根據權利要求1所述的M0SFET，其中，所述柵極介電層延伸超過所述柵電極的長度至少為所述柵極介電層的厚度的0.5倍。
3.根據權利要求1所述的M0SFET，其中，所述柵極介電層延伸超過所述柵電極的長度在0.03 μ m至0.3 μ m的範圍內。
4.根據權利要求1所述的M0SFET，其中，所述柵極介電層包括二氧化矽。
5.根據權利要求1所述的M0SFET，其中，所述柵電極包括多晶矽或金屬。
6.根據權利要求1所述的M0SFET，進一步包括:鄰近所述柵電極設置在所述襯底中的輕摻雜區。
7.根據權利要求1所述的M0SFET，進一步包括:鄰近所述柵電極並且至少部分地位於所述柵極介電層上方的間隔件。
8.根據權利要求7所述的M0SFET，其中，所述間隔件包括氮化矽或二氧化矽。
9.一種製造金屬氧化物半導體場效應電晶體(MOSFET)的方法，包括: 在襯底上方形成柵極介電層； 在所述柵極介電層上方形成柵電極，至少一部分所述柵極介電層沒有被所述柵電極所覆蓋；以及 在所述襯底中形成源極和漏極，所述柵極介電層朝向所述源極和所述漏極中的至少一個延伸超過所述柵電極。
10.一種金屬氧化物半導體場效應電晶體(M0SFET)，包括: 襯底； 源極，位於所述襯底中； 漏極，位於所述襯底中； 柵電極，在所述源極和所述漏極之間設置在所述襯底上方； 柵極介電層，設置在所述襯底和所述柵電極之間；以及 間隔件，被形成為鄰近所述柵電極並且至少部分地在所述柵極介電層上方； 其中，所述柵極介電層的至少一部分朝向所述源極和所述漏極中的至少一個延伸超過所述柵電極的長度至少為所述柵極介電層的厚度的0.5倍。
【文檔編號】H01L29/78GK104037225SQ201310233806
【公開日】2014年9月10日 申請日期:2013年6月13日 優先權日:2013年3月8日
【發明者】林炫政, 程世偉, 朱則榮 申請人:臺灣積體電路製造股份有限公司