具有多等級單元的無形成電阻式隨機存儲器的結構和方法
2023-09-16 18:32:45 3
具有多等級單元的無形成電阻式隨機存儲器的結構和方法
【專利摘要】本發明提供用於操作多等級電阻式隨機存取存儲器(RRAM)單元的方法的一個實施例，該存儲器單元具有連接在一起的電流控制器件和RRAM器件。該方法沒有「形成」步驟，並且包括通過電流控制器件控制電流等級中的一個將RRAM器件設定為電阻等級中的一個。設定RRAM器件包括對RRAM器件的頂部電極施加第一電壓以及對RRAM器件的底部電極施加第二電壓。第二電壓高於第一電壓。本發明還提供了具有多等級單元的無形成電阻式隨機存儲器的結構和方法。
【專利說明】具有多等級單元的無形成電阻式隨機存儲器的結構和方法
[0001]相關申請的交叉參考
[0002]本申請要求於2012年6月15日提交的美國臨時專利申請第61/660，116號的優
先權，其全部內容結合於此作為參考。
【技術領域】
[0003]本發明一般地涉及半導體【技術領域】，更具體地來說，涉及多等級電阻式隨機存取存儲器單元。
【背景技術】
[0004]在集成電路(IC)器件中，對於下一代非易失性存儲器來說，電阻式隨機存取存儲器(RRAM)是新興技術。RRAM是包括RRAM單元陣列的存儲器結構，每個RRAM單元均使用電阻值而不是電荷來存儲數據位。具體地，每個RRAM單元都包括電阻材料層，可以調節其電阻來表示邏輯「O」或邏輯「 I 」。在高級技術節點中，部件尺寸按比例減小，存儲器件的尺寸也相應減小。然而，由於「形成(forming)」操作，RRAM器件的減小程度受到限制。在「形成」工藝中，對RRAM器件施加高電壓以在DRRAM器件的電阻材料層中生成導電路徑。高「形成」電壓引起可靠性問題。而且，RRAM器件操作期間的大電流導致高功耗以及可靠性問題，這是因為大電流意味著大電流密度。為了降低電流密度，RRAM器件的尺寸需要足夠大，而這會以電路封裝密度為代價。
[0005]因此，期望提供一種沒有上述缺點的改進RRAM結構及其製造方法。
【發明內容】
[0006]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種用於操作多等級電阻式隨機存取存儲器(RRAM)單元的方法，所述多等級電阻式隨機存取存儲器單元具有連接在一起的電流控制器件和RRAM器件，所述方法沒有「形成」步驟，並且包括通過將所述電流控制器件控制為一個電流等級來將所述RRAM器件設定為一個電阻等級，其中，設定所述RRAM器件包括對所述RRAM器件的頂部電極施加第一電壓以及對所述RRAM器件的底部電極施加第二電壓，所述第二電壓高於所述第一電壓。
[0007]在該方法中，設定所述RRAM器件包括對所述RRAM器件施加第一極性的設定電壓。
[0008]該方法進一步包括通過施加與所述第一極性相反的第二極性的重置電壓來重置所述RRAM器件。
[0009]在該方法中，所述第一極性是從所述頂部電極至所述底部電極；以及所述設定電壓限定為所述第二電壓和所述第一電壓之間的差值。
[0010]在該方法中，將所述RRAM器件設定為一個電阻等級包括將所述RRAM器件的所述頂部電極接地。
[0011]在該方法中，所述第一電壓等於或高於vsrt。
[0012]在該方法中，重置所述RRAM器件包括:將所述RRAM單元的頂部電極偏置為高電壓；以及將所述RRAM單元的底部電極偏置為低電壓。
[0013]在該方法中，重置所述RRAM器件包括將所述RRAM器件的底部電極接地。
[0014]在該方法中，所述第二電壓被限定為所述高電壓和所述低電壓之間的差值，其中，所述第二電壓等於或高於Vs_。
[0015]該方法進一步包括通過對所述RRAM器件施加所述第一極性的第三電壓來讀取所述RRAM器件。
[0016]在該方法中，所述第三電壓小於所述第一電壓。
[0017]根據本發明的另一方面，提供了一種製造電阻式隨機存取存儲器(RRAM)結構的方法，包括:在襯底上形成電流控制器件；以及形成RRAM器件，所述RRAM器件被設置成與所述電流控制器件連接，形成所述RRAM器件進一步包括:形成底部電極；在所述底部電極上形成介電材料層；實施缺陷工程處理(DET)工藝；以及在所述介電材料層上形成頂部電極。
[0018]在該方法中，所述DET工藝包括在約200°C至約500°C的範圍內的處理溫度下對所述RRAM結構施加NH3氣體。
[0019]在該方法中，所述DET工藝包括施加從由NH3、N2、02、O3> H2O, Cl2, Ar、CF4, H2, N2O,SiH4, CF4和它們的組合所組成的組中選擇的氣體。
[0020]在該方法中，實施所述DET工藝包括在形成所述介電材料層之前對所述底部電極實施所述DET工藝。
[0021]該方法進一步包括:在形成所述頂部電極之前在所述介電材料層上形成保護層。
[0022]在該方法中，實施所述DET工藝包括:在形成所述保護層之前對所述介電材料層實施所述DET工藝。
[0023]在該方法中，在所述底部電極上形成所述介電材料層以及在所述介電材料層上形成所述保護層包括:形成過渡金屬氧化物層和金屬層，其中，所述過渡金屬氧化物層和所述金屬層從由氧化鋯和鈦、氧化鉭和鉭、以及氧化鉿和鉿所組成的組中進行選擇。
[0024]該方法進一步包括:對所述RRAM器件實施沉積後退火(PDA)工藝，其中，退火溫度在約300°C至約500°C的範圍內。
[0025]根據本發明的又一方面，提供了一種用於操作多等級電阻式隨機存取存儲器(RRAM)單元的方法，其中，所述多等級電阻式隨機存取存儲器單元具有連接在一起的電流控制器件和RRAM器件，所述方法包括:通過對所述RRAM器件施加第一極性的第一電壓將所述RRAM器件設定為一個電阻等級；以及通過對所述RRAM器件施加第二極性的第二電壓重置所述RRAM器件，其中，所述第二極性與所述第一極性相反，所述電流控制器件被配置成用於將所述RRAM器件調節為不同的電阻等級，以及所述RRAM器件包括具有缺陷工程膜的電阻材料層。
【專利附圖】
【附圖說明】
[0026]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪製。實際上，為了清楚的討論，各種部件尺寸可以被任意增大或減少。
[0027]圖1是在一個實施例中具有根據本發明的多個方面構造的多個存儲單元的存儲結構的不意圖；[0028]圖2和圖3是在多個實施例中具有根據本發明的多個方面構造的電阻式隨機存取存儲器(RRAM)器件和電流控制器件的圖1的存儲單元的示意圖；
[0029]圖4是在一個實施例中具有根據本發明的多個方面構造的電阻式隨機存取存儲器(RRAM)器件和電流控制器件的圖1的存儲單元的截面圖；
[0030]圖5是在一個或多個實施例中製造根據本發明的多個方面構造的圖2的RRAM器件的方法的流程圖；
[0031]圖6是示出在一個實施例中根據本發明的多個方面構造的圖2的RRAM器件的實施例的截面圖；
[0032]圖7示出在多個實施例中根據本發明的多個方面構造的圖6的存儲器件中的介電材料層的截面圖；
[0033]圖8提供了示出多個實施例中的多個存儲器件的特性數據的曲線圖；
[0034]圖9是示出了一個實施例中的圖2的RRAM器件的電流與電壓性能的曲線圖；
[0035]圖10是示出一個或多個實施例中根據本發明的多個方面構造的圖2的RRAM器件的各種操作的表格。
【具體實施方式】
[0036]以下
【發明內容】
提供了用於實現多個實施例的不同特徵的多種不同實施例或實例。以下將描述部件和布置的特定實例以簡化本發明。當然，這些僅是實例並且不旨在限制本發明。另外，本發明可以在多個實例中重複參考符號和/或字符。這種重複是為了簡化和清楚的目的，並且其本身並沒有規定所述多個實施例和/或配置之間的關係。
[0037]此外，為了容易描述，本文中可以使用諸如「在…之下」、「在…下方」、「下部」、「在…上方」以及「上部」等的空間相對位置關係術語，以描述如圖所示的一個元件或部件與另一元件或部件的關係。除附圖中所示的定向之外，空間相對位置關係術語旨在包括使用或操作中的裝置的不同定向。例如，如果翻轉附圖中裝置，則被描述為在其他元件或部件「下方」或「之下」的元件將被定位為在其他元件或部件的「上方」。因此，示例性術語「在…下方」包括在上方和在下方的定向。裝置可以以其它方式定向(旋轉90度或處於其他定向)，並且對本文中所使用的空間相對位置關係描述符進行相應地解釋。
[0038]圖1是在一個實施例中具有根據本發明的多個方面構造的多個存儲單元12的存儲結構10的示意圖。存儲單元被配置為與多條字線14和多條位線16耦合的陣列。在一個特定實施例中，存儲結構10包括一個存儲單元12和相應的一條字線14和一條位線16。在一個實施例中，字線14和位線16交叉配置。而且，每個存儲單元12均是用於獲得多個電阻等級和相應的多位存儲的超低功耗電阻式隨機存取(RRAM)存儲器。存儲單元12也稱為多級單元並且將在下面進一步說明。
[0039]參照圖2，存儲單元12包括連接在一起的RRAM器件20和電流控制器件22。RRAM器件20包括介於兩個電極之間的電阻材料層(或介電材料層)。尤其，介電材料層包括通過包括缺陷工程處理(DET, defect engineering treatment)工藝的技術所形成的缺陷工程膜(defect engineering film)。RRAM器件20的電阻用於被調節至分別表示不同邏輯狀態的多個等級。在一個實施例中，RRAM器件20進一步包括設置在介電層和一個電極之間的保護層。隨後參照圖5至圖10來進一步描述RRAM器件20的結構和製造RRAM器件20的方法。
[0040]存儲單元12中的電流控制器件22是用於在操作期間控制流經RRAM器件20的電流的器件。在一個實施例中，如圖3所示，電流控制器件22是諸如場效應電晶體(FET)的電晶體26。例如，電晶體26是金屬氧化物半導體(MOS)場效應電晶體。在特定實施例中，RRAM器件的一個電極與FET26的漏極連接。FET26的柵極與字線連接，RRAM器件20的另一電極與位線連接。
[0041]圖4示出存儲單元12的截面圖,該存儲單元包括形成在襯底30上並連接在一起FET26和的RRAM器件20。在一個實施例中，襯底30是半導體襯底，諸如，矽襯底的或可選地其他合適的半導體襯底。諸如淺溝槽隔離(STI)部件的多個隔離部件32形成在襯底30上並且限定多個有源區。FET26包括設置在襯底30上的柵極34。柵極包括柵極介電層和設置在柵極介電層上的柵電極。在多個實例中，柵極介電層包括高k介電材料，而柵電極包括金屬。FET26進一步包括形成在襯底30中源極和漏極36。柵極介於源極和漏極36之間。
[0042]RRAM20包括介於兩個電極之間的介電材料層。存儲單元12也包括多個互連部件38，以將RRAM器件20和FET26電連接在一起。在另一個實施例中，FET26的漏極與RRAM器件20的底部電極連接。FET26的柵極34與字線14連接，而RRAM器件20的頂部電極與位線16連接。
[0043]電流控制器件22可以包括其他合適的器件。在可選實施例中，電流控制器件22包括諸如可調MOS電阻器的可調電阻器。
[0044]如上所述，RRAM器件20被設計成實現多個電阻等級。在操作中，RRAM器件20沒有「形成」工藝，並且消耗超低功率，這大幅減少了洩漏。圖5是在多個實施例中製造根據本發明的多個方面構造的RRAM器件20的方法50的流程圖。圖6是示出根據本發明的多個方面構造的RRAM器件20的實施例的截面圖。圖7示出在多個實施例中根據本發明的多個方面構造的RRAM器件20中的介電材料層的截面圖。參照圖5至圖7和其他附圖，根據多個實施例，共同描述RRAM器件20及其製造方法50。
[0045]參照圖6，RRAM器件20包括耦合至電流控制器件22的材料疊層，其被設計並配置成用於獲得多個電阻等級並且具有超低功耗。具體地，RRAM器件20具有利用在設定操作期間通過電流控制器件22控制的電流等級而實現的多個電阻狀態。尤其，RRAM器件20具有非常簡單的結構並且製造成本較低。RRAM器件20形成在半導體襯底上，諸如矽襯底或可選地其他合適的襯底。
[0046]參照圖5和圖6,方法50包括步驟52,其中，形成導電材料的第一電極(或底部電極)102。在一個實施例中，第一電極102包括氮化鈦(TiN)。在另一個實施例中，第一電極102包括氮化鉭(TaN)或鉬(Pt)。在其他實施例中，第一電極102可以包括用於形成這種電極的其他適當的導電材料，諸如，金屬、金屬氮化物、摻雜多晶體矽(或摻雜多晶矽)或它們的組合。
[0047]在一個實施例中，第一電極102包括具有適當功函的導電材料，使得在第一電極102和隨後形成的電阻材料層之間建立高功函壁(work function wall)。可以通過原子層沉積(ALD)、物理汽相沉積(PVD或濺射)或其他可選的合適工藝來形成第一電極102。
[0048]在一個實施例中，第一電極102包括TiN，並且通過使用包括TiCl4和NH3的前體的ALD工藝形成第一電極。在另一個實施例中，ALD工藝的沉積溫度在約200°C至約500°C之間的範圍內。在另一實施例中，第一電極102的厚度在約100埃至約2000埃之間的範圍內。
[0049]方法50包括步驟54，其中，對第一電極102實施缺陷工程處理(DET)工藝。DET工藝被設計成在第一電極102和在後續製造階段待形成的介電材料層之間的界面中形成缺陷。在本實施例中，DET工藝在升高的溫度下對RRAM器件20施加氣體。在又一個實施例中，DET工藝包括對第一電極102施加氨氣(NH3)。氨氣被直接加熱到或間接加熱到在約200 0C至約500 0C之間的範圍內的溫度。
[0050]在另一個實施例中，DET工藝包括施加氣體，諸如NH3、N2, 02、O3> H2O, Cl2、Ar、CF4,H2, N2O, SiH4, CF4或它們的組合。在DET工藝期間，所施加的氣體被直接加熱到高溫，或者可選地，諸如通過加熱RRAM器件20間接地加熱到高溫。
[0051]方法50包括步驟56，在第一電極102上形成介電材料層(或電阻材料層)104。介電材料層104的介電材料具有通過施加電壓其電阻率在高電阻狀態和低電阻狀態(或導電)之間轉換的特性機制。在多個實施例中，介電材料層104包括金屬氧化物、金屬氮氧化物或它們的組合。在本實施例中，介電材料層104包括過渡金屬氧化物(ΤΜ0)。在一個實例中，介電材料層104包括氧化鋯。在其他實例中，介電材料層104包括氧化鉭或氧化鉿。
[0052]介電材料層104可以通過合適的技術形成，諸如，通過包括鋯和氧的前體的ALD。在另一實例中，介電材料層104可以通過PVD形成，諸如，利用鋯靶材並通向PVD腔室的氧氣源的PVD工藝。介電材料層104具有用於改進的存儲器件性能的適當厚度，其中，存儲器件性能包括保持時間、可靠的數據存儲以及易寫性。在一個實例中，介電材料層104的厚度在約20埃和約200埃之間的範圍內。
[0053]方法50包括步驟58，其中，對介電材料層104實施DET工藝。步驟58處的DET工藝類似於步驟54處的DET工藝。DET被設計成在介電材料層104上生成缺陷。在本實施例中，DET工藝以升高的溫度對RRAM器件20施加氣體。在另一個實施例中，DET工藝包括對介電材料層104施加氨氣(NH3)。在一個實施例中，氨氣被直接或間接加熱至在200°C和約500°C之間的範圍內的溫度。
[0054]在另一個實施例中，DET工藝包括施加氣體，諸如NH3、N2, 02、O3> H2O, Cl2、Ar、CF4,H2, N2O, SiH4, CF4或它們的組合。在DET工藝期間，所施加的氣體被直接加熱至高溫，或者可選地，間接地加熱至高溫。
[0055]在其他可選實施例中，方法50可以僅包括步驟54處的第一 DET工藝和步驟58處的第二 DET工藝中的一個。在另一個實施例中，可以在沉積介電材料層期間實施DET工藝。例如，沉積介電材料層104的第一部分，對介電材料層104的第一部分實施DET工藝，此後，在介電材料層104的處理過的第一部分上沉積介電材料層104的第二部分。
[0056]在另一個實施例中，同時實施介電材料層104的形成與DET工藝。例如，通過使用鋯靶材和含氧氣體的PVD來形成介電材料層104。應用於PVD腔室的氣體可以進一步包括用於DET的氣體，諸如氨。在另一個實例中，應用於PVD腔室的氣體可以進一步包括NH3、N2、
02、O3> H2O, Cl2、Ar、CF4, H2, N2O, SiH4, CF4或它們的組合。在又一個實例中，在用於DET的氣體引入RRAM器件20之前或者沉積介電材料層104期間加熱該體。
[0057]DET工藝被設計成最後在介電材料層104中生成缺陷，從而，調節相應的RRAM器件以具有電流與電壓(1-V)的特性，從而獲得多個電阻等級、沒有「形成」以及超低功耗。在介電材料層104中生成缺陷工程膜106。缺陷工程膜106能夠喪失氧並在介電材料層104中生成氧空位。在本實施例中，缺陷工程膜106形成在電阻材料層104和底部電極102之間的界面中。
[0058]方法50可以包括步驟60，其中，在介電材料層104上形成保護層108。保護層108包括不穩定且能夠從相鄰材料中奪取氧的導電材料。在本實施例中，保護層108包括鈦(Ti)，並且可以通過PVD或其他合適技術形成該保護層。在另一個實施例中，保護層108的厚度在約20埃至約200埃之間的範圍內。
[0059]在其他實施例中，保護層108包括T1、鉭(Ta)或鉿(Hf)。在另一個實施例中，保護層108包括金屬氧化物。在又一個實施例中，選擇保護層108和介電材料層104，以具有成對導電材料和介電材料，諸如，鈦(Ti)和氧化鋯；或鉭和氧化鉭；或鉿和氧化鉿。然而,在其他實施例中可以沒有保護層108。
[0060]方法50包括步驟62，在保護層108或介電材料層104上(如果沒有保護層108)形成第二電極(或頂部電極)110。在一個實施例中，頂部電極110包括氮化鉭(TaN)。可以通過PVD或其他合適的技術形成頂部電極110。在另一個實施例中，第二電極110的厚度在約100埃和約2000埃之間的範圍內。可選地,頂部電極110包括其他合適的導電材料以將器件與用於進行電布線的互連結構的其他部分連接。在其他實施例中，第二電極110包括金屬、金屬氮化物、摻雜的多晶矽或其他合適的導電材料。
[0061]方法50包括步驟64，其中，圖案化多個材料層以形成一個或多個RRAM器件。特別地，通過圖案化來限定底部電極102和頂部電極110。在一個實施例中，通過包括光刻工藝和蝕刻的步驟圖案化多個RRAM材料層(諸如，電阻材料層104、保護層108和兩個電極)。例如，在頂部電極110上沉積硬掩模且通過光刻工藝和蝕刻工藝圖案化該硬掩模；然後，通過硬掩模的開口蝕刻多個RRAM材料層。硬掩模用作蝕刻掩模，並且可以包括合適的介電材料，諸如氧化矽、氮化矽、其他介電材料或它們的組合。在另一個實施例中，圖案化抗蝕劑層用作蝕刻掩模。
[0062]在另一個實施例中，在兩個圖案化步驟中對頂部電極110和底部電極102不同地進行圖案化。在圖案化頂部電極110的第一步驟中，在頂部電極110上沉積硬掩模且通過光刻工藝和蝕刻工藝來圖案化該硬掩模；然後，通過硬掩模的開口蝕刻頂部電極110。在另一個實施例中，圖案化抗蝕劑層用作蝕刻掩模。在本實施例中，共同圖案化包括頂部電極110、保護層108和介電材料層104的RRAM器件20的多個材料層。
[0063]然後，圖案化底部電極102。在一個實施例中，通過與圖案化頂部電極110的步驟類似的步驟來圖案化底部電極102。在一個實施例中，步驟包括光刻工藝和蝕刻工藝。例如，形成蝕刻掩模(硬掩模或圖案化的抗蝕劑層)；然後，通過蝕刻掩模的開口蝕刻底部電極102。在本實施例中，圖案化底部電極102，使得底部電極102部分地不被頂部電極110覆蓋，以用於適當的電布線。可選地，兩個圖案化步驟可以被設計為不同(諸如，以不同的順序)，以限定(或圖案化)頂部電極和底部電極。
[0064]方法50可以進一步包括步驟66，其中，形成被設置成分別與頂部電極110和底部電極接觸的接觸部件。接觸部件被設置成分別連接頂部電極110和底部電極102。接觸部件包括一種或多種導電材料，並且可以通過多種合適的技術形成接觸部件。在一個實施例中，通過包括電介質沉積、接觸孔蝕刻和金屬沉積的步驟來形成接觸部件。在下面描述該步驟。
[0065]通過諸如化學汽相沉積(CVD)的技術在RRAM器件20上沉積諸如氧化矽或低k介電材料的層間介電材料層。可以進一步拋光層間介電材料層以通過諸如化學機械拋光(CMP)的技術來平坦化RRAM器件20的頂面。可以通過諸如包括旋塗和固化的步驟的其他方法來形成層間介電材料層。
[0066]通過包括光刻工藝和蝕刻的步驟在層間介電材料層形成多個接觸孔。例如，在層間介電材料層上形成硬掩模，並且硬掩模包括限定用於接觸孔的區域的多個開口。使用硬掩模作為蝕刻掩模，對層間介電材料層應用蝕刻工藝。然後，通過諸如PVD、CVD、噴鍍或它們的組合的技術在接觸孔中形成導電材料。導電材料包括鋁銅合金、銅、鎢、矽化物、其他金屬或它們的組合。可以實施CMP工藝，以去除多餘的沉積導電材料並且平坦化RRAM器件20的頂面。
[0067]方法50可以進一步包括步驟68，其中，對RRAM器件20實施沉積後退火(PDA)。PDA被設計成進一步在介電材料層104中生成氧空位。在一個實施例中，PDA工藝的退火溫度在約300°C和約500°C之間的範圍內變化。在一個實例中，一個或多個DET工藝和PDA工藝共同幫助形成具有缺陷工程膜106或缺陷工程表面的介電材料層104。
[0068]可以在方法50之前、期間和/或之後實施其他步驟。在一個實例中，可以通過離子注入、退火和其他工藝在襯底中形成諸如場效應電晶體的多個有源器件。在另一個實例中，可以在襯底上形成包括金屬線和通孔部件的多個互連部件，以提供至包括一個或多個RRAM單元的多個器件的電布線，以形成功能集成電路。
[0069]再次參照圖7，根據DET工藝並且進一步考慮保護層108和/或PDA工藝來進一步描述缺陷工程膜106和介電材料層104。缺陷工程膜106能夠從介電材料層104中奪取氧並且在介電材料層104中生成氧空位，使得RRAM結構具有CRSRAM器件的特性性能。
[0070]DET工藝(或者在步驟54中對第一電極102應用該工藝或者在步驟58中對介電材料層104應用該工藝)可以有效地在介電材料層104中生成缺陷和缺陷工程膜106。可以在與方法50中的缺陷工程處理的不同實施例相關的介電材料層104的多個部分中生成缺陷工程膜106。
[0071]圖7提供根據不同實施例構造的介電材料層104的截面圖。在如圖7 (A)所示的一個實施例中，缺陷工程層106形成在介電材料層104的底部上。特別地，缺陷工程膜106形成在介電材料層104和第一電極102之間的界面中。在該實施例中，在底部電極102上實施步驟54。因此，通過相應的DET工藝改變底部電極102或底部電極的頂部。在沉積介電材料層104之後，介電材料層104的底部106與底部電極102發生反應(或通過PDA工藝被進一步增強)，以在介電材料層104的部分106上生成缺陷。在該實施例中，介電材料層104的部分106轉變成缺陷工程膜106。
[0072]在如圖7 (B)所示的另一實施例中，在介電材料層104的頂部上形成缺陷工程層106。特別地，在介電材料層104和第二電極110 (或者保護層108 (如果存在的話))之間的界面中形成缺陷工程膜106。在該實施例中，在介電材料層104上實施步驟58。因此，介電材料層104的頂部106被修改(或者被保護層108和/或PDA工藝進一步增強)，以在介電材料層104的頂部106上生成缺陷。在該實施例中，介電材料層104的頂部106轉變成缺陷工程膜106。[0073]在如圖7(C)所示的又一個實施例中，缺陷工程層106位於介電材料層104中。特別地，缺陷工程膜106形成在遠離兩個表面的介電材料層104中。在該實施例中，在形成介電材料層104期間實施DET工藝。例如，沉積介電材料層104的第一部分。對介電材料層104的第一部分實施DET工藝。在DET工藝之後沉積介電材料層104的第二部分。因此，介電材料層104的部分106被修改(或者通過PDA工藝進一步增強)，以在介電材料層104的部分106上生成缺陷。在該實施例中，介電材料層104的部分106轉變成內嵌在介電材料層104中的缺陷工程膜106。
[0074]在其他實施例中，介電材料層104可以包括形成在介電材料的頂面上、底面上或內嵌在該介電材料中或者它們的多種結合的多於一個的缺陷工程膜106。缺陷工程膜106用於相同的目的，以在介電材料層104中生成更多的缺陷(諸如，氧空位)。可以通過保護層108和/或步驟68處的PDA工藝被進一步增強缺陷(諸如，氧空位)的作用。
[0075]由於通過DET工藝(或缺陷工程膜)改變了介電材料層104的結構，所以介電材料層104表現出不同特性。在一個實施例中，介電材料層104包括氧化鋯ZrO2和ZrOx。下標X的值小於2。介電材料層104中的Zr0x/Zr02的比率大於I。這可以參照圖8來進一步解釋。
[0076]圖8提供了示出根據多個實施例的多個存儲器件的特性數據的曲線圖。特性數據是從特定樣本中取得的來自X射線光電子能譜(XPS)的實驗數據。圖8 (A)的數據來自通過DET工藝製造的RRAM器件的樣本122。樣本122是RRAM器件20的一個實例。特別地，樣本122包括通過一個或多個DET工藝處理的氧化鋯的介電材料層。分析表明介電材料層的Zr0x/Zr02比率大於I。在該特定實例中，樣本122的介電材料層中的Zr0x/Zr02比率為67.1/32.9。
[0077]相比而言，圖8 (B)的數據來自沒有通過DET工藝製造的存儲器件的樣本124。除了其沒有通過DET工藝處理而製造之外，樣本124基本類似於樣本122。分析表明介電材料層的Zr0x/Zr02比率小於I。在該特定實例中，樣本124的介電材料層中的Zr0x/Zr02比率為15.6/84.4。而且，與樣本124相比，樣本122的Ols光譜左移。
[0078]圖9是示出根據一個實施例的RRAM器件20的電流與電壓曲線(I_V曲線)130的示圖。根據來自RRAM器件20的一個樣本的實驗數據建立1-V曲線130。水平軸表示施加給RRAM器件20的電壓(或者在一個實例中施加給底部電極的偏壓)。相應的單位為伏特(或V)。豎直軸表示通過RRAM器件20的電流。相應的單位為安培(或A)。
[0079]1-V曲線130示出了作為RRAM器件的滯後(hysteric)行為。特別地，1-V曲線130涉及沒有「形成」操作的操作。1-V曲線130示出了不對稱行為。在HR或LR狀態通過電阻材料層104的電流很低(例如，約小於10_6)。由於低電流以及沒有「形成」操作，RRAM器件20相應的功耗超低。
[0080]具體地，RRAM器件20具有多個電阻狀態，可以通過設定操作中控制電流等級來設定電阻狀態。1-V曲線130包括為正的或者處於一個極性的第一電壓範圍132以及為負的或者處於相反極性的第二電壓範圍134。操作「設定」和「讀取」處於具有第一極性的第一電壓範圍132內，操作「重置」處於具有與第一極性相反的第二極性的第二電壓範圍。因此，RRAM器件20的操作為雙極模式。1-V曲線130中的多個電壓點分別標記為Vset、VMset、Vstop和VMad。稍後在討論多個操作時進一步解釋這些點。[0081]1-V曲線130包括高阻(HR)狀態136和低阻(LR)狀態138。因此，介電材料層104能夠用作數據存儲器。LR狀態和HR狀態138分別表示「接通」(或「I」)和「斷開」(或「0」)，反之亦然。特別地，1-V曲線130額外地包括低於HR狀態136的電阻和高於LR狀態138的電阻的一個或多個不同的電阻狀態139。通過在「設定」操作期間控制流過RRAM器件20的電流來獲得多個電阻狀態139。
[0082]圖10中提供了應用期間應用於RRAM器件20的多個操作，該圖10包括操作表140。參考圖9和圖10描述這些操作。首先，在RRAM單元12中的RRAM器件20的使用中不需要「形成」操作。因此，沒有「形成」 RRAM單元12。
[0083]在操作表140的第二行中示出了「設定」操作。在「設定」操作中，利用諸如接地(「Gnd」)的低電壓V1ot加偏壓於RRAM器件20的頂部電極。RRAM器件20的底部電極被偏置為高電壓Vhigh。高電壓和低電壓之間的差值提供了「設定」電壓。在「設定」操作中，將「設定」電壓施加至RRAM器件20的兩個電極。「設定」電壓將電阻材料層104設定成LR狀態138。「設定」電壓處於第一電壓範圍132中。「設定」電壓從O開始並且增大至Vset或甚至更高。當Vlw接地時，Vhigh從O到Vsrt或甚至更高。尤其，當通過電流控制器件22將「設定」操作期間的電流控制為不同等級時，電阻材料層104被設定到不同的電阻狀態139，以在一個單元中獲得多個等級設定和多個位存儲器。
[0084]另一個操作是「重置」，其在操作表140的第三行中示出。在操作「重置」中，「重置」電壓施加至RRAM器件20的兩個電極，其中，「重置」電壓處於第二電壓範圍134內或具有相反極性。在「重置」操作中，通過諸如接地(「Gnd」)的低電壓Vlw加偏壓於RRAM器件20的底部電極。RRAM器件20的頂部電極被偏置為高電壓Vhigh。高電壓和低電壓之間的差值提供「重置」電壓。在「重置」操作中，「重置」電壓將介電材料層104重置為HR狀態136。「重置」電壓處於第二電壓範圍134，並從O變化到Vresrt或更高。在本文中，Vreset電壓僅指電壓差值的大小，因此，其為正值。類似地限定Vs_。為了將電阻材料層104完全重置為LR狀態，「重置」電壓需要達到Vstop。當Vlw接地時，Vhigh從O到Vstop。在本實例中，Vresrt約為O- 3V, Vstop 約為 IV。
[0085]其他操作包括「讀取」以取回存儲在RRAM器件20中的數據。如上所述，RRAM器件20具有多個電阻等級和多個位存儲器。「讀取」電壓處於具有第一極性的第一電壓範圍132內。在「讀取」操作中，通過諸如接地(「Gnd」)的低電壓V1ot加偏壓於RRAM器件20的頂部電極。RRAM器件20的底部電極被偏置為高電壓Vhigh。高電壓和低電壓之間的差值提供「讀取」電壓。在「讀取」操作中，「讀取」電壓可以是第一電壓範圍132中的任何電壓。在本示例中，將「讀取」電壓選為約V—。
[0086]本發明提供電阻式隨機存取存儲器(RRAM)結構的一個實施例。RRAM結構包括電流控制器件，位於襯底上；以及RRAM器件，形成在襯底上並且與配置成用於將RRAM器件調節為不同電阻等級的電流控制器件連接。RRAM器件包括:底部電極；位於底部電極上的電阻材料層，該電阻材料層包括缺陷工程膜；以及頂部電極，位於電阻材料層上。
[0087]在一個實施例中，該結構包括字線和位線。位線與RRAM器件連接，字線與電流控制器件連接。
[0088]在另一個實施例中，電流控制器件包括具有源極、漏極以及介於源極和漏極之間的柵極的場效應電晶體。[0089]在又一個實施例中，場效應電晶體的漏極與RRAM器件的底部電極連接；字線與場效應電晶體的柵極連接；位線與RRAM器件的頂部電極連接。
[0090]在又一個實施例中，柵極進一步包括形成在襯底上的柵極介電層；電阻材料層包括過渡金屬氧化物。
[0091]在又一個實施例中，電阻材料層包括選自金屬氧化物和金屬氮氧化物中的介電材料。在又一個實施例中，電阻材料層包括過渡金屬氧化物。
[0092]在又一個實施例中，電阻材料層包括氧化鋯ZrO2和ZrOx，其中Zr0x/Zr02的比率大於I，X小於2。
[0093]在又一個實施例中，該結構進一步包括設置在電阻材料層和頂部電極之間的保護層。在又一個實施例中，保護層和電阻材料層是選自由鈦和氧化鋯；鉭和氧化鉭；以及鉿和氧化鉿所組成的組的材料對:。
[0094]根據一個或多個實施例，本發明還提供一種用於操作具有連接在一起電流控制器件和RRAM器件的多個等級電阻式隨機存取存儲器(RRAM)單元。該方法沒有「形成」步驟，且包括通過電流控制器件控制為電流等級中的一個來將RRAM器件設定為電阻等級中的一個。設定RRAM器件包括對RRAM器件的頂部電極施加第一電壓以及對RRAM器件的底部電
極施加第二電壓。第二電壓高於第一電壓。
[0095]在一個實施例中，設定RRAM器件包括對RRAM器件施加第一極性的設定電壓。
[0096]在另一個實施例中，該方法進一步包括通過施加與第一極性相反的第二極性的重置電壓來重置RRAM器件。
[0097]在又一個實施例中，第一極性是從頂部電極到底部電極，設定電壓限定為第二電壓和第一電壓之間的差值。
[0098]在又一個實施例中，將RRAM器件設定至一個電阻等級包括將RRAM器件的頂部電極接地。在又一個實施例中，第一電壓等於或者高於Vsrt。
[0099]在又一個實施例中，重置RRAM器件包括將RRAM單元的頂部電極加偏壓為高電壓；以及將RRAM器件的底部電極加偏壓到為低電壓。
[0100]在又一個實施例中，重置RRAM器件包括將RRAM器件的底部電極接地。
[0101]在又一個實施例中，第二電壓限定為高電壓和低電壓之間的差值，其中第二電壓
等於或咼於Vstop。
[0102]在又一個實施例中，該方法進一步包括通過向RRAM器件施加第一極性的第三電壓來讀取RRAM器件。在又一個實施例中，第三電壓小於第一電壓。
[0103]在又一個實施例中，底部電極包括氮化鈦；電阻材料層包括氧化鋯；保護層包括鈦；頂部電極包括氮化鉭。
[0104]本發明還提供了用於製造電阻式隨機存取存儲器(RRAM)結構的方法的實施例。該方法包括:在襯底上形成電流控制器件；以及形成被配置成與電流控制器件連接的RRAM器件。形成RRAM器件進一步包括:形成底部電極；在底部電極上形成介電材料層；實時缺陷工程處理(DET)工藝；以及在介電材料層上形成頂部電極。
[0105]在一個實施例中，DET工藝包括在約200°C和約500°C之間的範圍內的處理溫度下對RRAM結構應用NH3氣體。
[0106]在另一個實施例中，DET工藝包括應用從由 NH3、N2、02、03、H20、Cl2、Ar、CF4、H2、N20、SiH4、CF4或它們的組合所組成的組中選擇的氣體。
[0107]在又一個實施例中，實施DET工藝包括在形成介電材料層之前對底部電極實施DET工藝。
[0108]在又一個實施例中，該方法進一步包括:在形成頂部電極之前，在介電材料層上形成保護層。
[0109]在又一個實施例中，實施DET工藝包括在形成保護層之前對介電材料層實施DET工藝。
[0110]在又一個實施例中，在底部電極上形成介電材料層以及在第一介電材料層上形成保護層包括形成過渡金屬氧化物層和金屬層，該過渡金屬氧化物層和金屬層從由氧化鋯和鈦；氧化鉭和鉭；以及氧化鉿和鉿所組成的組中進行選擇。
[0111]在又一個實施例中，該方法進一步包括:在約300°C和約500°C之間的範圍內的退火溫度情況下對RRAM器件實施沉積後退火(PDA)。
[0112]本發明還提供操作具有連接在一起的電流控制器件和RRAM器件的RRAM單元的方法的實施例。該方法包括通過電流控制器件控制電流等級中的一個來將RRAM器件設定為電阻等級中的一個。
[0113]在一個實施例中，該方法進一步包括通過施加第一極性的第一電壓來重置RRAM器件，其中第一極性與施加至用於設定的RRAM器件的第二電壓的極性相反。在另一個實施例中，該方法進一步包括通過比第二電壓小得多的第三電壓來讀取RRAM器件。
[0114]上述概括了多個實施例的特徵。本領域技術人員將認識到，他們可以容易地使用本本發明作為基礎來設計和修改其他用於執行相同目的和/或實現在此介紹的實施例的相同優點的工藝和結構。本領域技術人員還應該認識到，這種等價結構沒有背離本發明的精神和範圍，並且他們可以在不背離本發明的精神和範圍的情況下作出多種改變、替換和更改。
【權利要求】
1.一種用於操作多等級電阻式隨機存取存儲器(RRAM)單元的方法，所述多等級電阻式隨機存取存儲器單元具有連接在一起的電流控制器件和RRAM器件，所述方法沒有「形成」步驟，並且包括通過將所述電流控制器件控制為一個電流等級來將所述RRAM器件設定為一個電阻等級，其中，設定所述RRAM器件包括對所述RRAM器件的頂部電極施加第一電壓以及對所述RRAM器件的底部電極施加第二電壓，所述第二電壓高於所述第一電壓。
2.根據權利要求1所述的方法，其中，設定所述RRAM器件包括對所述RRAM器件施加第一極性的設定電壓。
3.根據權利要求2所述的方法，進一步包括通過施加與所述第一極性相反的第二極性的重置電壓來重置所述RRAM器件。
4.根據權利要求3所述的方法，其中， 所述第一極性是從所述頂部電極至所述底部電極；以及 所述設定電壓限定為所述第二電壓和所述第一電壓之間的差值。
5.根據權利要求4所述的方法，其中，將所述RRAM器件設定為一個電阻等級包括將所述RRAM器件的所述頂部電極接地。
6.根據權利要求4所述的方法，其中，所述第一電壓等於或高於Vsrt。
7.根據權利要求3所述的方法，其中，重置所述RRAM器件包括: 將所述RRAM單元的頂部電極偏置為高電壓；以及 將所述RRAM單元的底部電極偏置為低電壓。
8.根據權利要求7所述的方法，其中，重置所述RRAM器件包括將所述RRAM器件的底部電極接地。
9.一種製造電阻式隨機存取存儲器(RRAM)結構的方法，包括: 在襯底上形成電流控制器件；以及 形成RRAM器件，所述RRAM器件被設置成與所述電流控制器件連接，形成所述RRAM器件進一步包括: 形成底部電極； 在所述底部電極上形成介電材料層； 實施缺陷工程處理(DET)工藝；以及 在所述介電材料層上形成頂部電極。
10.一種用於操作多等級電阻式隨機存取存儲器(RRAM)單元的方法，其中，所述多等級電阻式隨機存取存儲器單元具有連接在一起的電流控制器件和RRAM器件，所述方法包括: 通過對所述RRAM器件施加第一極性的第一電壓將所述RRAM器件設定為一個電阻等級；以及 通過對所述RRAM器件施加第二極性的第二電壓重置所述RRAM器件，其中， 所述第二極性與所述第一極性相反， 所述電流控制器件被配置成用於將所述RRAM器件調節為不同的電阻等級，以及 所述RRAM器件包括具有缺陷工程膜的電阻材料層。
【文檔編號】H01L45/00GK103514947SQ201310234138
【公開日】2014年1月15日 申請日期:2013年6月13日 優先權日:2012年6月15日
【發明者】蔡竣揚, 丁裕偉, 黃國欽 申請人:臺灣積體電路製造股份有限公司