差動式運算放大器的製作方法
2023-09-21 19:10:30
專利名稱：差動式運算放大器的製作方法
技術領域：
本發明涉及一種差動式運算放大器。
背景技術：
作為提高了抗噪聲性的運算放大器，一般使用差動式運算放大器(例如專利文獻1)。圖9是表示差動式運算放大器的一般結構的圖。差動式運算放大器100包括P型MOSFET101～108、N型MOSFET109～112、以及共模反饋電路(CMFB電路)115。
對P型MOSFET101～103的柵極施加偏置電壓VB3，對P型MOSFET104～106的柵極施加偏置電壓VB2，由此構成差動式運算放大器100中的電流源。另外，對與P型MOSFET104、106串聯連接的N型MOSFET109、110的柵極施加偏置電壓VB1。
而且，P型MOSFET104與N型MOSFET109之間的電位成為差動輸出的一方的輸出電壓VOUTP，P型MOSFET106與N型MOSFET110之間的電位成為差動輸出的另一方的輸出電壓VOUTN。
與P型MOSFET102、105串聯連接的P型MOSFET107、108構成差動電路。而且，對P型MOSFET107的柵極施加差動輸入的一方的輸入電壓VINP，對P型MOSFET108的柵極施加差動輸入的另一方的輸入電壓VINN。即，構成差動輸出VOUTP、VOUTN對應差動輸入VINP、VINN而變化的結構。
而且，N型MOSFET111、112和P型MOSFET107、108以及N型MOSFET109、110串聯連接，對柵極施加從共模反饋電路115輸出的控制電壓VBC。
共模反饋電路115控制輸出控制電壓VBC，以使運算放大器的輸出電壓VOUTP、VOUTN的同相電壓(中間電壓)VC成為基準電壓COMVREF。即，在同相電壓VC高於基準電壓COMVREF時，控制電壓VBC增高。如果控制電壓VBC增高，則N型MOSFET111、112的漏極電流增加，因此使得輸出電壓VOUTP、VOUTN降低，同相電壓VC也降低。反之，在同相電壓VC低於基準電壓COMVREF時，控制電壓VBC降低。如果控制電壓VBC降低，則N型MOSFET111、112的漏極電流減少，所以輸出電壓VOUTP、VOUTN增高，同相電壓VC也增高。
這樣，在運算放大器100中，通過控制對N型MOSFET111、112的柵極施加的電壓VBC，將輸出電壓VOUTP、VOUTN的同相電壓VC控制為規定的基準電壓COMVREF。
而且，在運算放大器100中，為了降低1/f噪聲，一般是增大N型MOSFET111、112的柵極電容。圖10是表示N型MOSFET111的一般的結構例。N型MOSFET111為了增大柵極電容，如圖所示可構成為，將某一尺寸的N型MOSFET111a～111j，例如10個並聯連接。另外，N型MOSFET112也具有與N型MOSFET111同樣的結構。
特開平7-86850號公報但是，在被輸入到運算放大器100中的輸入電壓VINP、VINN的振幅大的情況下，輸出電壓VOUTP、VOUTN的變化也增大，由此使得同相電壓VC的晃動也增大。如果同相電壓VC的晃動大，則控制電壓VBC的變動幅度增大。而且，如果控制電壓VBC的變動幅度增大，則N型MOSFET111、112的漏極電流的變化量增大，使得運算放大器100中的電流變化量增大。因此，在輸入電壓VINP、VINN的振幅大的情況下，運算放大器的失真係數變差。
另外，由於N型MOSFET111、112的柵極電容大，所以為了使共模反饋電路115穩定動作，需要增大共模反饋電路115中的電流量，因而使運算放大器100的消耗電流增大。
發明內容
本發明鑑於上述的問題，其目的是提供一種可抑制失真係數劣化、降低消耗功率的差動式運算放大器。
為了達到上述的目的，本發明的差動式運算放大器是一種用於輸出與第1和第2輸入電壓對應的第1和第2輸出電壓的差動式運算放大器，具有差動電路，其根據所述第1和第2輸入電壓而動作；控制電壓生成電路，其生成用於使所述第1和第2輸出電壓的中間電壓成為規定的基準電壓的控制電壓；可變電流生成電路，其與所述差動電路串聯連接，並生成與所述控制電壓對應的可變電流；和恆定電流生成電路，其與所述可變電流生成電路並聯連接，並生成恆定電流，利用所述可變電流和所述恆定電流，將所述中間電壓控制成為所述基準電壓。
而且，所述差動電路可具有控制電極被施加所述第1輸入電壓的第1電晶體；和控制電極被施加所述第2輸入電壓的第2電晶體，所述可變電流生成電路可具有第3電晶體，其與所述第1電晶體串聯連接，控制電極被施加所述控制電壓；和第4電晶體，其與所述第2電晶體串聯連接，控制電極被施加所述控制電壓；所述恆定電流生成電路可具有第5電晶體，其與所述第3電晶體並聯連接，控制電極被施加規定的恆定電壓；和第6電晶體，其與所述第4電晶體並聯連接，控制電極被施加所述恆定電壓。
並且，也可以使所述可變電流生成電路的電流驅動能力小於所述恆定電流生成電路的電流驅動能力。
而且，所述恆定電流生成電路可以通過將第1個數的規定尺寸電晶體並聯連接而構成，所述可變電流生成電路可以通過把小於等於上述第1個數的第2個數的所述電晶體並聯連接而構成。
由此，可提供一種能夠抑制失真係數劣化、降低消耗功率的差動式運算放大器。
圖1是表示本發明的差動式運算放大器的概略結構的圖。
圖2是表示差動放大電路的構成例的圖。
圖3是表示N型MOSFET的構成例的圖。
圖4是表示同相電壓生成電路的構成例的圖。
圖5是表示控制電壓生成電路的構成例的圖。
圖6是表示偏置電路的構成例的圖。
圖7是表示使用了運算放大器的積分器的構成例的圖。
圖8是表示積分器的動作的時序圖。
圖9是表示差動式運算放大器的一般結構的圖。
圖10是表示N型MOSFET的一般結構例的圖。
圖中1-差動式運算放大器；11-差動放大電路；12-同相電壓生成電路；13-控制電壓生成電路；14-偏置電路；21～28-P型MOSFET；29～34-N型MOSFET；41、42-電阻；43、44-電容；51～54-P型MOSFET；55～58-N型MOSFET；61-恆流源；62～68-N型MOSFET；69～73-P型MOSFET；80-積分器；81～84-電容；SW1～SW8-開關電路。
具體實施例方式
＝＝差動式運算放大器＝＝圖1是表示本發明的差動式運算放大器的概略結構的圖。差動式運算放大器1具有差動放大電路11、同相電壓生成電路12、控制電壓生成電路13以及偏置電路14。
差動放大電路11輸出與差動輸入VINP(第1輸入電壓)、VINN(第2輸入電壓)對應的差動輸出VOUTP(第1輸出電壓)、VOUTN(第2輸出電壓)。同相電壓生成電路12和控制電壓生成電路13，是將差動輸出VOUTP、VOUTN的同相電壓(中間電壓)控制成為規定的基準電壓的共模反饋電路。同相電壓生成電路12生成並輸出差動輸出VOUTP、VOUTN的同相電壓。控制電壓生成電路13將同相電壓VC與規定的基準電壓COMVREF比較，並對控制電壓VBC進行控制輸出到差動放大電路11，從而使同相電壓VC成為基準電壓COMVREF。偏置電路14是生成用於驅動差動放大電路11和控制電壓生成電路13的偏置電壓的電路。
圖2是表示差動放大電路11的構成例的圖。差動放大電路11具有P型MOSFET21～28和N型MOSFET29～34。
P型MOSFET21～23的柵極被施加從偏置電路14輸出的偏置電壓VB3，P型MOSFET24～26被施加從偏置電路14輸出的偏置電壓VB2。P型MOSFET21～23與P型MOSFET24～26串聯連接，作為電流源動作。
P型MOSFET27、28構成差動電路，P型MOSFET27(第1電晶體)的柵極被施加差動輸入的一方的輸入電壓VINP，P型MOSFET28(第2電晶體)的柵極被輸入差動輸入的另一方的輸入電壓VINN。即，在輸入電壓VINP與輸入電壓VINN相等時，流經P型MOSFET27、28的電流相等，但在例如輸入電壓VINP比輸入電壓VINN小的情況下，流經P型MOSFET27的電流比流經P型MOSFET28的電流多。
N型MOSFET29、30與P型MOSFET24、26串聯連接，其柵極被施加偏置電壓VB1。而且，P型MOSFET24與N型MOSFET29之間的電位成為差動輸出的一方的輸出電壓VOUTP，P型MOSFET26與N型MOSFET30之間的電位成為差動輸出的另一方的輸出電壓VOUTN。該差動輸出VOUTP、VOUTN對應差動輸入VINP、VINN變化。
而且，N型MOSFET31(第3電晶體)與P型MOSFET27串聯連接，N型MOSFET33(第4電晶體)與P型MOSFET28串聯連接。並且，N型MOSFET32(第5電晶體)與N型MOSFET31並聯連接，N型MOSFET34(第6電晶體)與N型MOSFET33並聯連接。而且，N型MOSFET31、33的柵極被施加從控制電壓生成電路13輸出的控制電壓VBC，N型MOSFET32、34的柵極被施加從偏置電壓生成電路14輸出的偏置電壓VB0。因此，N型MOSFET31、33的漏極電流是對應控制電壓VBC而變化的可變電流，N型MOSFET32、34的漏極電流是恆定電流。
這裡，施加在N型MOSFET31、33的柵極的控制電壓VBC，在同相電流生成電路12和控制電壓生成電路13的控制下，在同相電壓VC比基準電壓COMVREF高時增高，在同相電壓VC比基準電壓COMVREF低時降低。而且，在控制電壓VBC增高時，N型MOSFET31、33的漏極電流增加，輸出電壓VOUTP、VOUTN降低，同相電壓VC也降低。另外，在控制電壓VBC降低時，N型MOSFET31、33的漏極電流減少，輸出電壓VOUTP、VOUTN增高，同相電壓VC也增高。這樣，在差動放大電路11中，將同相電壓VC控制成為基準電壓COMVREF。
另外，N型MOSFET31、33相當於本發明的可變電流生成部，N型MOSFET32、34相當於本發明的恆定電流生成部。而且，在同相電壓VC為基準電壓COMVREF時的控制電壓VBC，與施加在N型MOSFET32、34的柵極的偏置電壓VB0相等。
圖3是表示N型MOSFET31、32的構成例的圖。如圖所示，N型MOSFET31可以採用將規定尺寸的N型MOSFET31a～31d，例如4個(第2個數)並聯連接的結構。而且，N型MOSFET32可以採用將與N型MOSFET31a相同尺寸的N型MOSFET32a～32f，例如6個(第1個數)並聯連接的結構。因此，在控制電壓VBC與偏置電壓VB0相等的情況下，N型MOSFET31的漏極電流比N型MOSFET32的漏極電流小。即，能夠使N型MOSFET31的電流驅動能力比N型MOSFET32的電流驅動能力小。
另外，在本實施方式中，雖然根據並聯連接的相同尺寸的N型MOSFET的個數使N型MOSFET31的電流驅動能力小於N型MOSFET32的電流驅動能力，但減小電流驅動能力的方法不限於此。例如，即使在利用相同數量的N型MOSFET構成N型MOSFET31、32的情況下，通過使N型MOSFET31的尺寸小於N型MOSFET32的尺寸，也可以使N型MOSFET31的電流驅動能力小於N型MOSFET32的電流驅動能力。
圖4是表示同相電壓生成電路12的構成例的圖。同相電壓生成電路12由電阻值相同的2個電阻41、42和容量相同的2個電容43、44構成。電阻41與電容43並聯，其一端被施加輸出電壓VOUTP。另外，電阻42與電容44並聯，其一端被施加輸出電壓VOUTN。而且，電阻41和電容43與電阻42和電容44串聯連接，其連接點的電壓成為同相電壓VC。另外，也可以取代電阻41、42，而使用開關電容。
圖5是表示控制電壓生成電路13的構成例的圖。控制電壓生成電路13具有P型MOSFET51～54和N型MOSFET55～58。P型MOSFET51的柵極被施加從偏置電路14輸出的偏置電壓VB3。而且，P型MOSFET52與P型MOSFET51串聯連接，其柵極被施加從偏置電路14輸出的偏置電壓VB2。即，P型MOSFET51、52構成控制電壓生成電路13中的電流源。
P型MOSFET53、54構成差動電路，P型MOSFET53的柵極被施加基準電壓COMVREF，P型MOSFET54的柵極被施加同相電壓VC。並且，N型MOSFET55、56與P型MOSFET53、54串聯連接，其柵極被施加從偏置電路14輸出的偏置電壓VB1。而且，N型MOSFET57、58與N型MOSFET55、56串聯連接，N型MOSFET57的柵極被施加P型MOSFET53與N型MOSFET55的連接點的電壓，N型MOSFET58的柵極被施加P型MOSFET54與N型MOSFET56的連接點的電壓。另外，施加在N型MOSFET58的柵極的電壓成為控制電壓生成電路13的輸出，即控制電壓VBC。
在這樣的控制電壓生成電路13中，當同相電壓VC高於基準電壓COMVREF時，P型MOSFET54的漏極電流小於P型MOSFET53的漏極電流，控制電壓VBC增高。相反，當同相電壓VC低於基準電壓COMVREF時，P型MOSFET54的漏極電流大於P型MOSFET53的漏極電流，控制電壓VBC降低。
圖6是表示偏置電路14的構成例的圖。偏置電路14具有恆流源61、N型MOSFET62～68、以及P型MOSFET69～73。N型MOSFET62～65、和P型MOSFET69～72分別形成渥爾曼電流鏡像電路。
N型MOSFET63、65的柵極被施加恆流源61與N型MOSFET62的連接點的電壓，該電壓成為偏置電壓VB0。另外，偏置電壓VB0也被施加到N型MOSFET68的柵極。
N型MOSFET66被二極體連接，其柵極和漏極的電壓被施加到N型MOSFET62、64的柵極，該電壓成為偏置電壓VB1。而且，與N型MOSFET68串聯連接的N型MOSFET67的柵極被施加偏置電壓VB1。
P型MOSFET73被二極體連接，並與N型MOSFET67串聯連接。而且，P型MOSFET73的柵極和漏極的電壓被施加到P型MOSFET70、72的柵極，該電壓成為偏置電壓VB2。另外，P型MOSFET70與N型MOSFET64的連接點的電壓被施加到P型MOSFET69、71的柵極，該電壓成為偏置電壓VB3。
這樣，通過偏置電壓生成電路14，生成用於驅動差動放大電路11和控制電壓生成電路13的偏置電壓VB0～VB3。
以上，對本發明實施方式的差動式運算放大器1進行了說明。如上所述，在差動放大電路11中，構成差動電路的一方的電晶體，即P型MOSFET27與並聯連接的N型MOSFET31、32串聯連接。而且，構成差動電路的另一方的電晶體，即P型MOSFET28與並聯連接的N型MOSFET33、34串聯連接。而且，N型MOSFET32、34的柵極被施加規定的偏置電壓VB0，N型MOSFET31、33的柵極被施加控制電壓VBC。
由此，在控制電壓VBC發生了變化的情況下，雖然N型MOSFET31、33的漏極電流變化，但N型MOSFET32、34的漏極電流不變化。因此，與對N型MOSFET31～34全部的柵極施加控制電壓VBC的情況相比，差動放大電路11中的電流變化量減少。即，在運算放大器1的輸入電壓VINP、VINN的振幅大時，輸出電壓VOUTP、VOUTN的變動也增大，與此同時，控制電壓VBC的變動幅度也增大，但由於運算放大器1中的電流變化量少，所以可抑制失真係數的劣化。
而且，從控制電壓生成電路13向差動放大電路11的反饋電流只流入N型MOSFET31、33。因此，與反饋電流流入所有N型MOSFET31～34的情況相比，減小了從控制電壓生成電路13觀察的柵極電容。因此，可減少為了確保相位寬裕度而必要的控制電壓生成電路13的電流量，從而減少了運算放大器1的消耗電流。
並且，如本實施方式所示，通過使N型MOSFET31、33的電流驅動能力小於N型MOSFET32、34的電流驅動能力，可提高基於控制電壓VBC的變化的電流變化量的抑制效果，從而抑制了失真係數的劣化。
另外，通過抑制差動放大電路11中的電流變化量，也抑制了輸出電壓VOUTP、VOUTN的晃動，縮短了運算放大器1的調整(settling)時間。因此，通過使用運算放大器1構成積分器，可提高積分精度。
圖7是表示使用了運算放大器1的積分器的構成例的圖。積分器80由運算放大器1、電容81～84、以及開關電路SW1～SW8構成。另外，開關電路SW1～SW4和電容81構成開關電容，同樣，開關電路SW5～SW8和電容82構成開關電容。
圖8是表示積分器80的動作的時序圖。如圖所示，在時鐘信號CLOCK為H電平時，開關電路SW1、SW3導通，開關電路SW2、SW4截止，一方的輸入電壓Vin+由電容81採樣。然後，在時鐘信號CLOCK為L電平時，開關電路SW1、SW3截止，開關電路SW2、SW4導通，通過將被採樣的電荷向電容83中蓄積，進行積分。同樣，另一方的輸入電壓Vin-也進行積分。
並且，在積分器80中，為了提高積分精度，需要在積分期間內完成積分。即，在時鐘信號為L電平的期間，需要使輸出電壓Vout+、Vout-處於穩定的狀態。這裡，由於運算放大器1如上述那樣調整時間短，所以在積分器80中進行積分所需要的時間也短。因此，即使在使積分器80以高頻率動作的情況下，也能夠可靠地進行積分，從而可提高積分精度。
另外，上述實施方式是為了容易理解本發明的示例，不能認為是對本發明的限定。在不脫離本發明的技術思想的範圍內可進行變更和改良，並且，本發明也包括這些等同物。
例如，在本實施方式中，採用了圖2所示的差動放大電路的結構，但差動放大電路的結構不限於此，只要具有被施加了控制電壓VBC的電晶體即可。而且，通過與被施加控制電壓VBC的電晶體並聯設置被施加規定電壓(在本實施方式中是VB0)的電晶體，可達到與本實施方式的運算放大器1同樣的效果。
權利要求
1.一種差動式運算放大器，用於輸出與第1和第2輸入電壓對應的第1和第2輸出電壓，具有差動電路，其根據所述第1和第2輸入電壓而動作；控制電壓生成電路，其生成用於使所述第1和第2輸出電壓的中間電壓成為規定的基準電壓的控制電壓；可變電流生成電路，其與所述差動電路串聯連接，並生成與所述控制電壓對應的可變電流；和恆定電流生成電路，其與所述可變電流生成電路並聯連接，並生成恆定電流，利用所述可變電流和所述恆定電流，將所述中間電壓控制成為所述基準電壓。
2.根據權利要求1所述的差動式運算放大器，其特徵在於，所述差動電路具有第1電晶體，其控制電極被施加所述第1輸入電壓；和第2電晶體，其控制電極被施加所述第2輸入電壓，所述可變電流生成電路具有第3電晶體，其與所述第1電晶體串聯連接，控制電極被施加所述控制電壓；和第4電晶體，其與所述第2電晶體串聯連接，控制電極被施加所述控制電壓；所述恆定電流生成電路具有第5電晶體，其與所述第3電晶體並聯連接，控制電極被施加規定的恆定電壓；和第6電晶體，其與所述第4電晶體並聯連接，控制電極被施加所述恆定電壓。
3.根據權利要求1或2所述的差動式運算放大器，其特徵在於，所述可變電流生成電路的電流驅動能力小於所述恆定電流生成電路的電流驅動能力。
4.根據權利要求3所述的差動式運算放大器，其特徵在於，所述恆定電流生成電路通過將第1個數的規定尺寸電晶體並聯連接而構成，所述可變電流生成電路通過將小於等於上述第1個數的第2個數的所述電晶體並聯連接而構成。
全文摘要
本發明提供一種可抑制失真係數的劣化，減少消耗功率的差動式運算放大器。該差動式運算放大器用於輸出與第1和第2輸入電壓對應的第1和第2輸出電壓，具有差動電路，其根據所述第1和第2輸入電壓而動作；控制電壓生成電路，其生成用於使所述第1和第2輸出電壓的中間電壓成為規定的基準電壓的控制電壓；可變電流生成電路，其與所述差動電路串聯連接，並生成與所述控制電壓對應的可變電流；和恆定電流生成電路，其與所述可變電流生成電路並聯連接，並生成恆定電流，利用所述可變電流和所述恆定電流，將所述中間電壓控制成為所述基準電壓。
文檔編號H03F3/45GK1933324SQ20061012163
公開日2007年3月21日 申請日期2006年8月23日 優先權日2005年9月12日
發明者大西章甲 申請人:三洋電機株式會社