模數轉換裝置與模數轉換級的製作方法

2023-09-21 18:45:15 5

專利名稱：模數轉換裝置與模數轉換級的製作方法
技術領域：
本發明涉及一種模數轉換(Analog-to-Digital Conversion , ADC)裝置以及 模數轉換級(stage)，更具體地，涉及一種時間交錯的(time-interleaved)模數轉
換裝置以及模數轉換級。
背景技術：
在數字應用發展的推動下，如藍光光碟(blue-raydiscs)等數字應用已經越 來越受歡迎。傳送到數字應用的信號必須經由數位訊號處理過程數位化。因 此，對於模擬應用與數字應用之間的通訊而言，需要用到模數轉換裝置以將 輸入信號數位化。因為數位訊號比模擬信號更容易分析與處理，所以ADC裝 置對於集成電^各更為重要。例如，藍光光碟的部分響應最大似然(Partial Response Maximum Likelihood, PRML)讀耳又通道需要具有最小;昝Y犬(minimal latency)的8位ADC裝置。因此，高速ADC裝置(如藍光光碟驅動器)是提升電 子裝置速度的關鍵因素。
圖lA顯示的是傳統的管線式(pipeline)ADC裝置的示意圖。參照圖1A,管 線式ADC裝置1包含取樣-保持(sample-and-hold)單元11 ，多個ADC轉換級 10廣10n，以及錯誤校正單元12。取樣-保持單元ll對接收到的數據D10進行 取樣，以產生模擬輸入數據VIN"除了最後級10n以夕卜，每一ADC轉換級IO, 分別接收模擬輸入數據VIN,，並輸出對應的模擬輸出數據VOUT，以作為下一 ADC轉換級的模擬輸入數據VINw,其中l^i<N。每一ADC轉換級亦會產生 數字數據DOUTi傳送給4^i吳校正單元12。參照圖1B，圖1B顯示的是傳統的管 線式ADC裝置中的ADC轉換級的示意圖。每一 ADC轉換級包含ADC單元100 ， 數模轉換(digital-to-analog conversion , DAC)單元101，減法器102以及放大器 103。通常的，ADC單元100為快閃型(flash-type)單元。參照圖2,圖2顯示的 是傳統的快閃型ADC單元的示意圖。快閃型ADC單元100包含取樣-保持單元 20,預放大(pre-amp)單元21以及鎖存(latch)單元22。然而，在取樣-保持單元20中很容易發生回衝(kick-back)噪聲。此外，若在時間交錯結構中需要管線 式ADC裝置1 ，則每一 ADC轉換級需要兩組取樣-保持單元20、預放大單元21 以及鎖存單元22才能滿足高速應用，而這會導致更大的區域與更高的功率消 耗需求。
因此，需要提供一種擺脫上述缺點的具有時間交錯結構的ADC裝置。

發明內容
為了至少解決上述傳統模數轉換裝置中容易發生回衝噪聲，以及需要較 大區域與較高功率消耗的問題，本發明提供一種模數轉換裝置以及模數轉換 級。
根據本發明之一實施例，提供一種模數轉換裝置。其中，所述模數轉換 裝置用於將模擬輸入數據數位化，所述模數轉換裝置包含第一模數轉換級， 用於接收所述模擬輸入數據，其中所述第一模數轉換級包含第一預放大單 元，用於放大所述模擬輸入數據以及輸出第一放大數據；第一鎖存單元，由 第 一鎖存時鐘信號使能以鎖存所述第 一放大數據並產生第 一鎖存數據；第二 鎖存單元，由第二鎖存時鐘信號〗吏能以鎖存所述第一放大數據並產生第二鎖 存數據，其中在所述第一鎖存單元被使能的時間點與所述第二鎖存單元被使 能的時間點之間，重置所述第一預放大單元；以及第一轉換單元，用於接收 所述模擬輸入數據、所述第一鎖存數據以及所述第二鎖存數據，並且根據所 述模擬輸入數據、所述第 一鎖存數據以及所述第二鎖存數據產生第 一模擬輸 出數據。
根據本發明之一實施例，提供一種模數轉換裝置。其中，所述模數轉換 裝置用於將一模擬輸入數據數位化，所述模數轉換裝置包含第一模數轉換 級，用於接收所述模擬輸入數據，其中所述第一模數轉換級包含預放大單 元，用於放大所述模擬輸入數據以及輸出第一放大數據；第一鎖存單元，在 第一時間點被使能，用於鎖存所述第一放大數據以產生第一鎖存數據；第二 鎖存單元，在第二時間點被使能，用於鎖存所述第一放大數據以產生第二鎖 存數據，其中在所述第一時間點與所述第二時間點之間，重置所述預放大單 元；以及第一轉換單元，用於接收所述模擬輸入數據、所述第一鎖存數據以及所述第二鎖存數據，並且才艮據所述模擬輸入數據、所述第一鎖存數據以及 所述第二鎖存數據產生第 一才莫擬輸出數據。
根據本發明之一實施例，提供一種模數轉換級。其中，所述模數轉換級，
包含預放大單元，用於放大模擬輸入數據以及輸出放大數據；第一鎖存單 元，由第一鎖存時鐘信號使能，以鎖存所述放大數據並產生第一鎖存數據； 以及第二鎖存單元，由第二鎖存時鐘信號使能，以鎖存所述放大數據並產生
第二鎖存數據；其中，在所述第一鎖存單元被使能的時間點與所述第二鎖存
單元^皮使能的時間點之間，重置所述預放大單元。
藉此，本發明提供的模數轉換裝置與轉換級能夠減少回沖噪聲的發生， 並且以較小的區域進行運作、節省功率消耗。


圖1A顯示的是傳統的管線式ADC裝置的示意圖。 圖1B顯示的是傳統的管線式ADC裝置中的ADC轉換級的示意圖。 圖2顯示的是傳統的快閃型ADC單元的示意圖。 圖3是根據本發明較佳實施例的ADC裝置的示意圖。 圖4顯示的是重置時鐘信號、第 一鎖存時鐘信號以及第二鎖存時鐘信號 的示意圖。
圖5顯示的是在每一 ADC轉換級中的轉換單元的較佳實施例示意圖。 圖6顯示的是每一 ADC轉換級中的轉換單元的另一較佳實施例示意圖。
圖8B顯示的是圖8A中比較器、重置單元、以及負載單元的詳細電路 示意圖。
圖9顯示的是鎖存單元的電路示意圖。
具體實施例方式
為了讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特 舉悽t4交佳實施例，並配合附圖，作詳細i兌明如下提供一種模數轉換裝置。圖3是根據本發明較佳實施例的ADC裝置的 示意圖。其中，ADC裝置3包含追蹤-保持(track-and-hold)單元30，多個ADC 轉換級31「31N，錯誤校正單元32與33,多任務器34,其中N為正整數。 追蹤-保持單元30接收數據DIN並對已接收的數據DIN進行取樣，以產生模 擬輸入數據ADINi。多個ADC轉換級31r31N當中的第一 ADC轉換級31! 接收模擬輸入數據ADIN!，並輸出模擬輸出數據ADOUTi至下一 ADC轉換 級以作為其模擬輸入數據。參照圖3，除了第一 ADC轉換級與最後的ADC 轉換級31,與31n之外，每一 ADC轉換級都接收前一 ADC轉換級的模擬輸 出數據以作為各自的模擬輸入數據，並且輸出各自的模擬輸出數據至下一 ADC轉換級。
接下來，將ADC轉換級作為例子詳細進行說明，其它ADC轉換級 可與第一 ADC轉換級31i具有相同的結構，執行相同的操作。如圖3所示， ADC轉換級31,包含預放大單元310，鎖存單元311與312,以及轉換單元 313。預放大單元310是由重置(reset)時鐘信號CKR控制。預放大單元310 放大模擬輸入數據ADIN，並輸出放大數據D310。鎖存單元311由鎖存時鐘 信號CKL!使能(enabled)，以對放大數據D310進行鎖存，並產生鎖存數據 D311(亦可稱為第一鎖存資料)。鎖存單元312由鎖存時鐘信號CKL2使能， 以對放大數據D310進行鎖存，並產生鎖存數據D312(亦可稱為第二鎖存資 料)。
參照圖4,圖4顯示的是重置時鐘信號CKR、第一鎖存時鐘信號CKLi 以及第二鎖存時鐘信號CKL2的示意圖。鎖存時鐘信號CKL!為低電平的時間 段(period)與鎖存時鐘信號CKL2為低電平的時間段可以不重疊。換言之，鎖 存時鐘信號CKLi與CKL2可非同時位於低電平。鎖存單元311與312可分別 由鎖存時鐘信號CKL!與CKL2的上升沿(rising edge)使能。因此，可分別在 不同的時間點使能第一鎖存單元311與第二鎖存單元312。例如，鎖存單元 311由鎖存時鐘信號CKL,在時間點Tl使能，以及鎖存單元312由鎖存時鐘 信號CKL2在晚於時間點Tl的時間點T2使能。在本實施例中，預放大單元 310由重置時鐘信號CKR的下降沿(fallingedge)重置。參照圖4，在每一鎖存 單元311與312被使能之前，預放大單元310由重置時鐘信號CKR的下降 沿重置。例如，鎖存單元312被鎖存時鐘信號CKL2在時間點T2使能之前，預放大單元310由重置時鐘信號CKR在時間點T3(位於時間點Tl與T2之間) 重置。在一些實施例中，取決於不同的需求，鎖存單元311與312可以被禁 能(disabled),並且預;故大單元310可以在相同的時間點^t重置。例如，可以 在時間點T3禁能鎖存單元312並且重置預;故大單元310,而可以在時間點 T4禁能鎖存單元311並且重置預放大單元310。
如圖3所示，ADC轉換級31 i的轉換單元313接收模擬輸入數據ADIW 、 鎖存數據D311以及鎖存數據D312，並根據模擬輸入數據ADINi、鎖存數據 D311以及鎖存數據D312產生模擬輸出數據ADOUTi。模擬輸出數據 ADOUTi作為下一 ADC轉換級的才莫擬輸入數據。
此外，鎖存單元311亦提供鎖存數據D311至錯誤校正單元32,並且鎖 存單元312亦提供鎖存數據D312至錯誤校正單元33。因此，錯誤校正單元 32校正來自每一 ADC轉換級31! ~ 31N的鎖存數據D311並輸出數字輸出數 據DOUT32。錯誤校正單元33校正來自每一 ADC轉換級31, ~ 31N的鎖存數 據D312並輸出數字輸出數據DOUT33。多任務器34接收數字輸出數據 DOUT32與數字輸出數據DOUT33,並選擇性的輸出數字輸出數據DOUT32與 DOUT33以作為數字數據DOUT。
在一些實施例中，錯誤校正單元32可首先將鎖存數據D311從溫度計 碼(thermometer code)轉換為二進位碼，並且以該二進位碼4交正鎖存悽t據
二進位碼，並且以該二進位碼校正鎖存數據D312。
在一些實施例中，ADC轉換裝置3包含追蹤-保持單元30、單一 ADC 轉換級3h、錯誤校正單元32與33以及多任務器34。 ADC轉換級的轉 換單元313提供模擬輸出信號ADOUTt作為其模擬輸入數據ADIN!。
根據圖3， ADC轉換裝置3可為管線式類型並可由時間交錯結構操作。 實施每一 ADC轉換級，兩個鎖存單元共享一個預放大單元，並且可在兩鎖 存單元被使能的兩時間點之間重置預放大單元。因此，兩鎖存單元的每一個 不受另一個影響。本發明同樣適用於循環型(cyclic)ADC轉換裝置。ADC轉 換級的共享的預放大單元給循環型ADC轉換裝置帶來更小的區域以及更低 的功率消耗。圖5顯示的是在每一ADC轉換級中的轉換單元313的實施例示意圖。 參照圖5，轉換單元313包含DAC轉換器50與51，減法器52與53以及放 大器54。 DAC轉換器50接收鎖存數據D311並將鎖存數據D311轉換為模 擬轉換數據D50。減法器52將模擬輸入數據ADIR與模擬轉換數據D50相 減以產生已減(subtracted)數據D52。 DAC轉換器51接收鎖存數據D312並將 鎖存數據D312轉換為模擬轉換數據D51。減法器53將模擬輸入數據ADIN, 與模擬轉換數據D51相減以產生已減數據D53。放大器53交替的放大已減 資料D52與已減資料D53，而放大的已減數據作為模擬輸出數據ADOUTV
圖6顯示的是每一 ADC轉換級中的轉換單元313的另 一實施例示意圖。 參照圖6，轉換單元313包含DAC轉換器60與61,減法器62與63以及放 大器64與65。 DAC轉換器60接收鎖存數據D311並將鎖存數據D311轉換 為模擬轉換數據D60。減法器62將模擬輸入數據ADIK與模擬轉換數據D60 相減以產生已減數據D62。放大器64放大已減數據D62。 DAC轉換器61接 收鎖存數據D312並將鎖存數據D312轉換為模擬轉換數據D61。減法器63 將模擬輸入數據ADIN,與模擬轉換數據D61相減以產生已減數據D63。放大 器65放大已減數據D63。在本實施例中，放大器64與65交替輸出放大的已 減數據D62與放大的已減數據D63以作為模擬輸出數據ADOUTV可使用 切換器切換放大的已減數據D62與放大的已減數據D63以作為模擬輸出數據 ADOUTi。
在一些實施例中，模擬輸入數據ADIN,包含單一模擬輸入信號。圖7 顯示的是ADC轉換級的預放大單元310的實施例示意圖，其中模擬輸入數 據ADIK包含單一模擬輸入信號。參照圖7,預放大單元310包含比較器70、 重置單元71以及負載(load)單元72。根據模擬輸入信號SIN!與參考信號Sref 之間的差異，比較器70接收模擬輸入數據ADINi的模擬輸入信號SINi以及 參考信號Sref,並產生放大信號S700與S711，其中》1大信號S700與S711 作為放大資料D310。重置單元71耦接於比較器70。負載單元72耦接於比 較器70與重置單元71。在此實施例中，在鎖存單元311被使能的時間點與 鎖存單元312被使能的時間點之間，使能重置單元71以重置放大信號S700 與S711的電平。
17在一些實施例中，模擬輸入數據ADINi包含差分(differential)模擬輸入 信號。圖8A顯示的是ADC轉換級的預放大單元310的實施例示意圖，其中 模擬輸入悽t據ADIN,包含差分4莫擬輸入信號SPIN與SNIN。參照圖8A,預 放大單元310包含比較器80與81、重置單元82以及負載單元83。比較器 80接收^^莫擬輸入信號SPIN與參考信號SPref，並根據模擬輸入信號SPIN與 參考信號SPref,產生放大信號S80a與放大信號S80b。比較器81接收模擬 輸入信號SNIN與參考信號SNref，並根據才莫擬輸入信號SNIN與參考信號 SNref，產生i文大信號S81a與放大信號S81b。根據》文大信號S80a與S81b之 間的差異，產生放大信號S800，以及根據放大信號S80b與S81a之間的差異， 產生放大信號S801。放大信號S800與S801作為放大資料D310。重置單元 82耦接於比較器80與81。負載單元83耦接於比較器80與81以及重置單元 82。在此實施例中，在鎖存單元311被使能的時間點與鎖存單元312被使能 的時間點之間，藉由重置時鐘信號CKR使能重置單元82以重置放大信號 S800與S801的電平。
圖8B顯示的是圖8A中比較器80與81、重置單元82、以及負載單元 83的詳細電路示意圖。比較器80包含N型金屬氧化物半導體(N-type Metal Oxide Semiconductor , NMOS)電晶體800與801,以及電流源802。比較器81 包含NMOS電晶體810與811,以及電流源812。重置單元82包含P型金屬 氧化物半導體(P-type Metal Oxide Semiconductor , PMOS)PMOS電晶體820。 負載單元83包含PMOS電晶體830 ~ 833。 NMOS電晶體800具有接收模擬 輸入信號SPIN的柵極(gate),耦接於節點N80以產生放大信號S80a的漏極 (drain),以及源極(source)。 NMOS電晶體801具有接收參考信號SPref的柵 極，耦接於節點N81以產生放大信號S80b的漏極，以及源極，其源極耦接 於NMOS電晶體800的源極。電流源802耦接於NMOS電晶體801的源極 與接地端GND之間。NMOS電晶體810具有接收模擬輸入信號SNIN的柵 極，耦接於節點N81以產生放大信號S81a的漏極，以及源極。NMOS晶體 管811具有接收參考信號SNref的柵極，耦接於節點N80以產生放大信號 S81b的漏極，以及源極，其源極耦接於NMOS電晶體810的源極。電流源 812耦接於NMOS電晶體810的源極與接地端GND之間。在負載單元83中，PMOS電晶體830具有耦接於節點N80的柵極，耦 接於電壓源VDD的源極，以及耦接於節點N80的漏極。PMOS電晶體831 具有耦接於節點N81的柵極，耦接於電壓源VDD的源極，以及耦接於節點 N80的漏極。PMOS電晶體832具有耦接於節點N81的柵極，耦接於電壓源 VDD的源極，以及耦接於節點N81的漏極。PMOS電晶體833具有耦接於 節點N80的柵極，耦接於電壓源VDD的源極，以及耦接於節點N81的漏極。 在重置單元82中，PMOS電晶體820具有接收重置時鐘信號CKR的4冊極， 耦接於節點N80的源極，以及耦接於節點N81的漏才及。4艮據》文大信號S80a 與S81b之間的差異，在節點N80產生放大信號S800，以及根據放大信號S80b 與S81a之間的差異，在節點N81產生放大信號S801。在本實施例中，在鎖 存單元311被使能的時間點與鎖存單元312被使能的時間點之間，藉由重置 時鐘信號CKR重置ii大信號S800與S801的電平，PMOS電晶體820開啟。
基於圖8B中所示的ADC轉換級的預放大單元310的電路示意圖，每 一鎖存單元可由圖9中所示的電路實施。參照圖9,圖9顯示的是鎖存單元 的電路示意圖。其中，每一鎖存單元包含NMOS電晶體900-904以及PMOS 電晶體905 ~ 908。 NMOS電晶體900具有接收放大信號S800的柵極，漏極 以及源極。NMOS電晶體901具有接收方t大信號S801的4冊極，漏極以及源 極，其源極耦接於NMOS電晶體900的源極。NMOS電晶體902具有柵極， 耦接於NMOS電晶體900的源極的漏極，以及耦接於接地端GND的源極。 NMOS電晶體903具有耦接於節點N90的柵極，耦接於節點N91的漏極， 以及源極，其源極耦接於NMOS電晶體900的漏極。NMOS電晶體904具 有耦接於節點N91的一冊極，耦接於節點N90的漏極，以及源極，其源極耦接 於NMOS電晶體901的漏極。PMOS電晶體905具有4冊極，耦接於電壓源 VDD的源極，以及耦接於節點N90的漏極。PMOS電晶體906具有耦接於 節點N91的柵極，耦接於電壓源VDD的源極，以及耦4妻於節點N卯的漏極。 PMOS電晶體907具有柵極，耦接於電壓源VDD的源才及，以及耦接於節點 N91的漏極。PMOS電晶體908具有耦接於節點N90的柵極，耦接於電壓源 VDD的源極，以及耦接於節點N91的漏極。對於鎖存單元311， NMOS晶 體管902的柵極以及PMOS電晶體905與卯7的柵極接收鎖存時鐘信號 CKLla同時，在鎖存單元312中，NMOS電晶體902的柵極以及PMOS電晶體905與907的柵極接收鎖存時鐘信號CKL2。參照圖9，於節點N90產 生鎖存信號S900,以及於節點N91產生鎖存信號S901。因此，鎖存單元311 內的鎖存信號S900與S901構成鎖存數據D311,同時鎖存單元312內的鎖 存信號S900與S901構成鎖存資料D312。
根據鎖存單元的電路示意圖，鎖存單元用於放大在放大信號S800與 S801之間的電平差異，以將放大信號S800與S801其中之一的電平拉升至電 壓源VDD的電平，而將兩者中的另一個的電平降至接地端GND的電平。換 言之，根據放大信號S800與S801產生鎖存信號S900與S901,並且鎖存信 號S900與S901之間的電平差異大於放大信號S800與S801之間的電平差異。 雖然本發明已就較佳實施例揭露如上，然其並非用以限定本發明。本發 明所屬技術領域中普通技術人員，在不脫離本發明的精神和範圍內，當可作 各種的變更和潤飾。因此，本發明的保護範圍當視之前的權利要求書所界定 者為準。
權利要求
1.一種模數轉換裝置，用於將模擬輸入數據數位化，其特徵在於，所述模數轉換裝置包含第一模數轉換級，用於接收所述模擬輸入數據，其中所述第一模數轉換級包含第一預放大單元，用於放大所述模擬輸入數據以及輸出第一放大數據；第一鎖存單元，由第一鎖存時鐘信號使能以鎖存所述第一放大數據並產生第一鎖存數據；第二鎖存單元，由第二鎖存時鐘信號使能以鎖存所述第一放大數據並產生第二鎖存數據，其中在所述第一鎖存單元被使能的時間點與所述第二鎖存單元被使能的時間點之間，重置所述第一預放大單元；以及第一轉換單元，用於接收所述模擬輸入數據、所述第一鎖存數據以及所述第二鎖存數據，並且根據所述模擬輸入數據、所述第一鎖存數據以及所述第二鎖存數據產生第一模擬輸出數據。
2. 根據權利要求1所述的模數轉換裝置，其特徵在於，進一步包含 第一錯誤校正單元，用於接收並校正所述第一鎖存數據，以及輸出第一數字輸出數據；以及第二錯誤校正單元，用於接收並校正所述第二鎖存數據，以及輸出第二 數字輸出數據。
3. 根據權利要求2所述的模數轉換裝置，其特徵在於，進一步包含多任 務器，用於接收所述第一數字輸出數據與所述第二數字輸出數據，並選4奪性 的輸出所述第 一數字輸出數據與所述第二數字輸出數據以作為數字數據。
4. 根據權利要求1所述的模數轉換裝置，其特徵在於，所述第一轉換單 元進一步包含第一數模轉換器，用於接收所述第一鎖存數據，並將所述第一鎖存數據轉換為第一模擬轉換悽t據；第一減法器，用於將所述模擬輸入數據與所述第一模擬轉換數據相減， 以產生第一已減數據；第二數模轉換器，用於接收所述第二鎖存數據，並將所述第二鎖存數據轉換為第二模擬轉換數據；第二減法器，用於將所述模擬輸入數據與所述第二才莫擬轉換數據相減，以產生第二已減數據；以及放大器，用於交替放大所述第一已減資料與所述第二已減數據，以作為 所述第一模擬輸出數據。
5. 根據權利要求1所述的模數轉換裝置，其特徵在於，所述第一轉換單 元進一步包含第一數模轉換器，用於接收所述第一鎖存數據，並將所述第一鎖存數據 轉換為第一模擬轉換數據；第一減法器，用於將所述模擬輸入數據與所述第一模擬轉換數據相減， 以產生第一已減數據；第一放大器，用於放大所述第一已減數據；第二數模轉換器，用於接收所述第二鎖存數據，並將所述第二鎖存數據 轉換為第二模擬轉換數據；第二減法器，用於將所述模擬輸入數據與所述第二模擬轉換數據相減， 以產生第二已減數據；以及第二放大器，用於放大所述第二已減數據；其中所述第 一放大器與第二放大器交替輸出所述第 一 已減數據與所述第 二已減數據，以作為所述第一模擬輸出數據，其中所述第一已減數據與所述 第二已減資料分別由所述第 一放大器與所述第二放大器放大。
6. 根據權利要求1所述的模數轉換裝置，其特徵在於，所述第一轉換單 元提供所述第 一模擬輸出數據至所述第 一模數轉換級以作為所述模擬輸入數 據。
7. 根據權利要求1所述的模數轉換裝置，其特徵在於，進一步包含第二 模數轉換級，用於接收來自所述第一模數轉換級的所述第一模擬輸出數據。
8. 根據權利要求7所述的模數轉換裝置，其特徵在於，所述第二模數轉 換級包含第二預放大單元，用於放大所述第 一模擬輸出數據並輸出第二放大數據； 第三鎖存單元，由所述第一鎖存時鐘信號卩吏能以鎖存所述第二放大數據，並產生第三鎖存數據；第四鎖存單元，由所述第二鎖存時鐘信號使能以鎖存所述第二放大數據，並產生第四鎖存悽t據，其中，在每一所述第三鎖存單元與所述第四鎖存單元被使能之前，重置所述第二預放大單元；以及第二轉換單元，用於接收所述第一模擬輸出數據、所述第三鎖存數據、 以及所述第四鎖存資料，並根據所述第一模擬輸出資料、所述第三鎖存數據、 以及所述第四鎖存數據，產生第二模擬輸出數據。
9. 根據權利要求1所述的模數轉換裝置，其特徵在於，所述模擬輸入數 據包含模擬輸入信號，以及所述第一預放大單元包含比較器，用於接收所述才莫擬輸入信號與參考信號，以及藉由比對所述模 擬輸入信號與所述參考信號，產生第一放大信號與第二放大信號，其中，所 述第 一放大信號與所述第二放大信號作為所述第 一放大資料；重置單元，耦接於所述比較器；以及負載單元，耦接於所述比較器與所述重置單元；其中，使能所述重置單元，以在所述第一鎖存單元被使能的時間點與所 述第二鎖存單元被使能的時間點之間，重置所述第一放大信號與所述第二放大信號的電平。
10. 根據權利要求9所述的模數轉換裝置，其特徵在於，所述第一鎖存單 元由所述第一鎖存時鐘信號使能，以將所述第一放大信號與所述第二放大信 號拉至預設的高電平或是預設的低電平，藉此產生所述第一鎖存數據，以及 所述第二鎖存單元由所述第二鎖存時鐘信號使能，以將所述第一放大信號與 所述第二放大信號拉至所述預設的高電平或是所述預設的低電平，藉此產生 所述第二鎖存數據。
11. 根據權利要求1所述的模數轉換裝置，其特徵在於，所述模擬輸入數 據包含差分的第一模擬輸入信號與第二模擬輸入信號，以及所述第一預放大 單元包含第一比較器，用於接收所述第一模擬輸入信號與第一參考信號，以及根 據所述第 一模擬輸入信號與所述第 一參考信號，產生第 一放大信號與第二放 大信號；第二比較器，用於接收所述第二模擬輸入信號與第二參考信號，以及根 據所述第二模擬輸入信號與所述第二參考信號，產生第三放大信號與第四放 大信號，其中，根據所述第一放大信號與所述第四放大信號之間的差異產生 第五信號，根據所述第二放大信號與所述第三放大信號之間的差異產生第六信號，以及所述第五放大信號與所述第六放大信號作為所述第一放大資料； 重置單元，耦接於所述第一比較器與所述第二比較器；以及 負載單元，耦接於所述第一比較器與所述第二比較器以及所述重置單元； 其中，使能所述重置單元，以在所述第一鎖存單元被使能的時間點與所述第二鎖存單元被使能的時間點之間，重置所述第五》文大信號與所述第六放大信號的電平。
12. 根據權利要求11所述的模數轉換裝置，其特徵在於，所述第一鎖存 單元由所述第一鎖存時鐘信號使能，以將所述第五放大信號與所述第六放大 信號拉至預設的高電平或是預設的低電平，藉此產生所述第一鎖存數據，以 及所述第二鎖存單元由所述第二鎖存時鐘信號使能，以將所述第五放大信號 與所述第六放大信號拉至所述預設的高電平或是所述預設的低電平，藉此產 生所述第二鎖存數據。
13. 根據權利要求1所述的模數轉換裝置，其特徵在於，所述模擬輸入數 據包含差分的第一模擬輸入信號與第二模擬輸入信號，以及所述第 一預放大 單元包含第一 N型金屬氧化物半導體電晶體，具有接收所述第一模擬輸入信號的 柵極，耦接於第一節點的漏極，以及源極；第二N型金屬氧化物半導體電晶體，具有接收第一參考信號的柵極，耦 接於第二節點的漏極，以及源極，其中所述源極耦接於所述第一N型金屬氧 化物半導體電晶體的源極；第一電流源，耦接於所述第一 N型金屬氧化物半導體電晶體的源極與接 ;也端之間；第三N型金屬氧化物半導體電晶體，具有接收所述第二模擬輸入信號的 柵極，耦接於所述第二節點的漏極，以及源極；第四N型金屬氧化物半導體電晶體，具有接收第二參考信號的柵極，耦 接於所述第一節點的漏極，以及源極，其中所述源極耦接於所述第三N型金 屬氧化物半導體電晶體的源極；第二電流源，耦接於所述第三N型金屬氧化物半導體電晶體的源極與所 述接地端之間；第一P型金屬氧化物半導體電晶體，具有耦接於所述第一節點的柵極，耦接於電壓源的源極，以及耦接於所述第一節點的漏極；第二 p型金屬氧化物半導體電晶體，具有耦接於所述第二節點的柵極，耦接於所述電壓源的源極，以及耦接於所述第一節點的漏極；第三P型金屬氧化物半導體電晶體，具有耦接於所述第二節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第二節點的漏極；第四P型金屬氧化物半導體電晶體，具有耦接於所述第一節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第二節點的漏極；第五P型金屬氧化物半導體電晶體，具有接收重置時鐘信號的柵極，耦 接於所述第一節點的源極，以及耦接於所述第二節點的漏極；其中在所述第一節點產生第一放大信號，以及在所述第二節點產生第二 放大信號；以及其中所述第 一放大信號與所述第二放大信號構成所述第 一放大數據。
14. 根據權利要求13所述的模數轉換裝置，其特徵在於，在所述第一鎖 存單元被使能的時間點與所述第二鎖存單元一皮使能的時間點之間，藉由所述 重置時鐘信號重置所述第一放大信號與所述第二放大信號的電平，所述第五 P型金屬氧化物半導體電晶體開啟。
15. 根據權利要求13所述的模數轉換裝置，其特徵在於，每一所述第一 鎖存單元與所述第二鎖存單元包含第五N型金屬氧化物半導體電晶體，具有接收所述第一放大信號的柵極， 漏才及，以及源才及；第六N型金屬氧化物半導體電晶體，具有接收所述第二放大信號的柵極， 漏極，以及源極，其中所述源極耦接於所述第五N型金屬氧化物半導體晶體 管的源極；第七N型金屬氧化物半導體電晶體，具有柵極，漏極，以及耦接於所述 接地端的源極，其中所述漏極耦接於所述第五N型金屬氧化物半導體電晶體 的源極；第八N型金屬氧化物半導體電晶體，具有耦接於第三節點的柵極，耦接 於第四節點的漏極，以及源極，其中所述源才及耦接於所述第五N型金屬氧化 物半導體電晶體的漏極；第九N型金屬氧化物半導體電晶體，具有耦接於所述第四節點的柵極，耦接於所述第三節點的漏極，以及源極，其中所述源極耦接於所述第六N型金屬氧化物半導體電晶體的漏極；第六P型金屬氧化物半導體電晶體，具有柵極，耦接於所述電壓源的源 極，以及耦接於所述第三節點的漏才及；第七P型金屬氧化物半導體電晶體，具有耦接於所述第四節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第三節點的漏極；第八P型金屬氧化物半導體電晶體，具有柵極，耦4^於所述電壓源的源 極，以及耦接於所述第四節點的漏極；以及第九P型金屬氧化物半導體電晶體，具有耦接於所述第三節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第四節點的漏極；其中，在所述第一鎖存單元中，所述第七N型金屬氧化物半導體電晶體 與所述第六與第八P型金屬氧化物半導體電晶體的4冊才及，接收所述第一鎖存 時鐘信號；其中，在所述第二鎖存單元中，所述第七N型金屬氧化物半導體電晶體 與所述第六與第八P型金屬氧化物半導體電晶體的4冊才及，接收所述第二鎖存 時鐘信號；其中，在所述第一鎖存單元中，在所述第三節點產生第一鎖存信號，在 所述第四節點產生第二鎖存信號，以及所述第 一鎖存信號與所述第二鎖存信 號構成所述第一鎖存資料；以及其中，在所述第二鎖存單元中，在所述第三節點產生第三鎖存信號，在 所述第四節點產生第四鎖存信號，以及所述第三鎖存信號與所述第四鎖存信 號構成所述第二鎖存資料。
16. 根據權利要求15所述的模數轉換裝置，其特徵在於，所述第一鎖存 時鐘信號與所述第二鎖存時鐘信號不同時位於低電平。
17. 根據權利要求1所述的模數轉換裝置，其特徵在於，進一步包含追蹤 -保持單元，用於對接收的數據進行取樣以產生所述模擬輸入數據。
18. —種模數轉換裝置，用於將模擬輸入數據數位化，其特徵在於，所述 模數轉換裝置包含第一模數轉換級，用於接收所述模擬輸入數據，其中所述第一模數轉換 級包含預放大單元，用於放大所述模擬輸入數據以及輸出第一放大數據；第一鎖存單元，在第一時間點被使能，用於鎖存所述第一放大數據以產生第一鎖存數據；第二鎖存單元，在第二時間點被使能，用於鎖存所述第一放大數據以產 生第二鎖存數據，其中在所述第一時間點與所述第二時間點之間，重置所述 預i文大單元；以及第一轉換單元，用於接收所述模擬輸入數據、所述第一鎖存數據以及所 述第二鎖存數據，並且根據所述才莫擬輸入數據、所述第一鎖存數據以及所述 第二鎖存數據產生第一^^莫擬輸出數據。
19. 根據權利要求18所述的模數轉換裝置，其特徵在於，所述模擬輸入 數據包含模擬輸入信號，以及所述預放大單元包含放大器，用於接收所述模擬輸入信號與參考信號，並放大所述模擬輸入 信號以產生第一放大信號，其中所述第一放大信號作為所述第一放大資料； 以及重置單元，耦接於所述放大器；其中，在所述第一時間點與所述第二時間點之間，使能所述重置單元以 重置所述第一放大信號的電平。
20. 根據權利要求18所述的模數轉換裝置，其特徵在於，所述模擬輸入 數據包含差分的第 一才莫擬輸入信號與第二才莫擬輸入信號，以及所述預;故大單 元包含第一放大器，用於接收所述第一模擬輸入信號與第一參考信號，並且放 大所述第 一模擬輸入信號以產生第 一放大信號；第二放大器，用於接收所述第二模擬輸入信號與第二參考信號，並且放 大所述第二模擬輸入信號以產生第二放大信號，其中所述第一放大信號與所 述第二放大信號構成所述第一放大數據；以及重置單元，耦接於所述第一放大器與所述第二放大器；其中，在所述第一時間點與所述第二時間點之間，使能所述重置單元以 重置所述第 一放大信號與所述第二放大信號的電平。
21. —種模數轉換級，其特徵在於，包含 預放大單元，用於放大模擬輸入數據以及輸出放大數據；第一鎖存單元，由第一鎖存時鐘信號使能，以鎖存所述放大數據並產生第一鎖存數據；以及第二鎖存單元，由第二鎖存時鐘信號使能，以鎖存所述放大數據並產生 第二鎖存數據；其中，在所述第一鎖存單元被使能的時間點與所述第二鎖存單元一皮使能 的時間點之間，重置所述預放大單元。
22. 根據權利要求21所述的模數轉換級，其特徵在於，所述模擬輸入數據包含4莫擬輸入信號，以及所述預;改大單元包含比較器，用於接收所述模擬輸入信號與參考信號，以及藉由比對所述模 擬輸入信號與所述參考信號，產生第一放大信號與第二》欠大信號，其中，所 述第一放大信號與所述第二放大信號作為所述放大數據；重置單元，耦接於所述比較器；以及負載單元，耦接於所述比較器與所述重置單元；其中，使能所述重置單元，以在所述第一鎖存單元一皮使能的時間點與所 述第二鎖存單元被使能的時間點之間，重置所述第一放大信號與所述第二放大信號的電平。
23. 根據權利要求21所述的模數轉換級，其特徵在於，所述模擬輸入數 據包含差分的第 一模擬輸入信號與第二模擬輸入信號，以及所述預放大單元 包含第一比較器，用於接收所述第一模擬輸入信號與第一參考信號，以及根 據所述第一模擬輸入信號與所述第一參考信號，產生第一放大信號與第二放 大信號；第二比較器，用於接收所述第二模擬輸入信號與第二參考信號，以及根 據所述第二模擬輸入信號與所述第二參考信號，產生第三放大信號與第四放 大信號，其中，根據所述第一放大信號與所述第四^:大信號之間的差異產生第五放大信號，根據所述第二放大信號與所述第三放大信號之間的差異產生 第六放大信號，以及所述第五放大信號與所述第六放大信號作為所述放大數 據；重置單元，耦接於所述第一比較器與所述第二比較器；以及 負載單元，耦接於所述第一比較器與所述第二比較器以及所述重置單元；其中，使能所述重置單元，以在所述第一鎖存單元^C使能的時間點與所 述第二鎖存單元被使能的時間點之間，重置所述第五放大信號與所述第六放 大信號的電平。
24.根據權利要求21所述的模數轉換級，其特徵在於，所述模擬輸入數 據包含差分的第一^f莫擬輸入信號與第二^^莫擬輸入信號，以及所述預;改大單元 包含第一 N型金屬氧化物半導體電晶體，具有接收所述第一模擬輸入信號的 柵極，耦接於第一節點的漏極，以及源極；第二N型金屬氧化物半導體電晶體，具有接收第一參考信號的4冊極，耦 接於第二節點的漏極，以及源極，其中所述源極耦接於所述第一N型金屬氧 化物半導體電晶體的源極；第一電流源，耦接於所述第一 N型金屬氧化物半導體電晶體的源極與接 ;也端之間；第三N型金屬氧化物半導體電晶體，具有接收所述第二模擬輸入信號的 柵極，耦接於所述第二節點的漏極，以及源極；第四N型金屬氧化物半導體電晶體，具有接收第二參考信號的柵極，耦 接於所述第一節點的漏極，以及源極，其中所述源極耦接於所述第三N型金 屬氧化物半導體電晶體的源極；第二電流源，耦接於所述第三N型金屬氧化物半導體電晶體的源極與所 述接地端之間；第一P型金屬氧化物半導體電晶體，具有耦接於所述第一節點的4冊^1, 耦接於電壓源的源極，以及耦接於所述第 一節點的漏極；第二 P型金屬氧化物半導體電晶體，具有耦接於所述第二節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第一節點的漏極；第三P型金屬氧化物半導體電晶體，具有耦接於所述第二節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第二節點的漏極；第四P型金屬氧化物半導體電晶體，具有耦接於所述第一節點的柵極， 耦接於所述電壓源的源極，以及耦接於所述第二節點的漏極；第五P型金屬氧化物半導體電晶體，具有接收重置時鐘信號的柵極，耦 接於所述第 一節點的源極，以及耦接於所述第二節點的漏極；其中在所述第一節點產生第一放大信號，以及在所述第二節點產生第二放大信號；以及其中所述第 一放大信號與所述第二放大信號構成所述放大數據。
25.根據權利要求21所述的模數轉換級，其特徵在於，進一步包含轉換 單元，用於接收所述模擬輸入數據、所述第一鎖存數據以及所述第二鎖存數 據，並且根據所述模擬輸入數據、所述第一鎖存數據以及所述第二鎖存數據 產生模擬輸出數據。
全文摘要
一種模數轉換裝置與模數轉換級。其中，ADC裝置用於將模擬輸入數據數位化，包含第一ADC轉換級，接收模擬輸入數據，第一ADC轉換級包含第一預放大單元，放大模擬輸入數據，輸出第一放大數據；第一鎖存單元與第二鎖存單元，分別由第一鎖存時鐘信號與第二鎖存時鐘信號使能以鎖存第一放大數據並分別產生第一鎖存數據與第二鎖存數據，在第一鎖存單元與第二鎖存單元分別被使能的時間點間，重置第一預放大單元；第一轉換單元，接收模擬輸入數據、第一鎖存數據及第二鎖存數據，據此產生第一模擬輸出數據。藉此，本發明能減少回衝噪聲的發生，以較小的區域進行運作、節省功率消耗。
文檔編號H03F3/45GK101599765SQ20091014073
公開日2009年12月9日 申請日期2009年5月13日 優先權日2008年6月5日
發明者康宗弘, 塗維軒 申請人:聯發科技股份有限公司