高像素高幀率的cmos圖像傳感器及圖像採集方法
2023-09-12 17:36:25
高像素高幀率的cmos圖像傳感器及圖像採集方法
【專利摘要】本發明涉及一種高像素高幀率的CMOS圖像傳感器及圖像採集方法，包括依次連接的像素陣列部(101)、增量ΣΔADC陣列部(102)、數字相關雙採樣部(103)和緩衝存儲器部(104)，還包括行解碼單元部(105)，行解碼單元部(105)的信號輸出端接像素陣列部(101)的控制端，還包括列讀出控制電路(106)，列讀出控制電路(106)的信號輸出端接緩衝存儲器部的控制端，增量ΣΔADC陣列部(102)接有電壓緩衝器(107)和時鐘延遲與驅動電路(108)。
【專利說明】高像素高幀率的CMOS圖像傳感器及圖像採集方法
【技術領域】
[0001]本發明涉及一種高像素高幀率的CMOS圖像傳感器及圖像採集方法。
【背景技術】
[0002]圖像傳感器是進行數字圖像採集的核心部件，利用半導體材料的光電轉換效應實現對光信號的捕獲及向電信號的轉化和後處理。在過去的二十年中，電荷耦合器件(CCD)圖像傳感器因其具有低固定模式噪聲、低暗電流、高靈敏度、高量子效率等優點而一直主宰著圖像傳感器市場。然而，相比於CXD圖像傳感器，CMOS圖像傳感器可以採用成熟的CMOS工藝技術，可將敏感單元陣列、模擬、數字系統集成在單一晶片上，具有低功耗、低成本、高集成度等優點，因此，當前CMOS圖像傳感器已經佔據了大部分的低端市場，並隨著CMOS工藝技術的不斷提高，而逐漸佔領部分高端產品市場，CMOS圖像傳感器也成為國內外各研究機構的研究熱點。
[0003]在CMOS圖像傳感器的某些應用中，如高清監控、高畫質電視等，需要CMOS圖像傳感器同時具備高像素、高幀率的特點，如果採用傳統的流水線ADC方式，就需要該ADC具有非常高的轉換速度，例如在高畫質電視中需要ADC的轉換速度達到8GS/s，這麼高轉換速度的流水線ADC在當前的CMOS工藝下是無法實現的。
[0004]目前，在高幀率、高像素CMOS圖像傳感器中採用的技術是:採用列並行相關雙採樣和多通道ADC方式，但是這種結構導致了 ADC的寬帶噪聲，並且也限制了像素陣列的進一步提高。另一種方式是採用列並行ADC結構，每一列像素對應一個ADC，這種方式可以在幀率、像素陣列、功耗、噪聲性能方面獲得良好的折中，是當前最為流行的一種解決方式。目前列並行ADC普遍採用的是單斜式ADC或循環式ADC，然而單斜式ADC完成N_bit轉換需要2N個時鐘周期，限制了速度的提高；循環式ADC需要非常精確的放大器，導致了更高的功耗。Sigma-Selta(SA)是一種普遍應用於音頻、視頻信號領域的高精度ADC，但其複雜的時序、較高的功耗限制了在CMOS圖像傳感器中的應用。近年來，出現了一種處於Class-C結構的簡單反相器做運算放大器的Σ AADC，獲得了較低的功耗，但所採用的Class-C結構的簡單反相器受工藝影響嚴重，線性增益範圍小，嚴重限制了放大器的增益和帶寬，也限制了其應用於的CMOS圖像傳感器中像素陣列和幀率的進一步提高。
【發明內容】
[0005]本發明目的在於提供一種高像素高幀率的CMOS圖像傳感器及圖像採集方法，能夠實現高像素高幀率的圖像採集，並且電路結構簡單，功耗低。
[0006]基於同一發明構思，本發明具有兩個獨立的技術方案:
[0007]1、一種高像素高幀率的CMOS圖像傳感器，其特徵在於:包括依次連接的像素陣列部(101)、增量Σ AADC陣列部(102)、數字相關雙採樣部(103)和緩衝存儲器部(104)，還包括行解碼單元部(105)，行解碼單元部(105)的信號輸出端接像素陣列部(101)的控制端，還包括列讀出控制電路(106)，列讀出控制電路(106)的信號輸出端接緩衝存儲器部的控制端，增量Σ AADC陣列部(102)接有電壓緩衝器(107)和時鐘延遲與驅動電路(108)。
[0008]增量Σ AADC陣列部(102)採用列並行ADC結構，每一列像素對應一個Σ AADC0
[0009]增量Σ Λ ADC陣列部(102)中，每個Σ Λ ADC中的運算放大器由差分輸入管(Ml)、(M2)，負載管(M3)、(M4)和尾電流源管(M5)組成，差分輸入管(Ml)、(M2)的柵極分別為兩個信號輸入端，差分輸入管(M2)的漏極為信號輸出端,差分輸入管(M2)的漏極與負載管(M4)的源極連接。
[0010]2、一種利用權利要求1所述高像素高幀率的CMOS圖像傳感器的圖像採集方法，其特徵在於:像素陣列部(101)在行解碼單元部(105)的控制下，逐行讀出，像素陣列部
(101)將光信號直流電壓信號，輸出至增量ΣAADC陣列部(102);增量Σ AADC陣列部
(102)在電壓緩衝器(107)和時鐘延遲與驅動電路(108)作用下，將像素陣列部(101)輸出的置位信號和光電轉換信號轉化為12bit數字量，輸出至數字相關雙採樣部(103);數字相關雙採樣部(103)對增量Σ AADC陣列部(102)的兩次輸出做減法，消除電路失調和噪聲；緩衝存儲器部(104)在列讀出控制電路(106)的控制下，逐個讀出結果。
[0011]增量Σ AADC陣列部(102)中，每一列像素對應一個Σ AADC ; Σ Λ ADC在每次轉換之前，Σ AADC的調製器和數字濾波器都進行復位。
[0012]通過調整電壓緩衝器(107)輸出的反饋電壓改變Σ AADC的輸入電壓範圍。
[0013]本發明具有的有益效果:
[0014]本發明像素陣列部(101)、增量Σ AADC陣列部(102)、數字相關雙採樣部(103)和緩衝存儲器部(104)依次連接，增量Σ AADC陣列部(102)在電壓緩衝器(107)和時鐘延遲與驅動電路(108)作用下，將像素陣列部(101)輸出的置位信號和光電轉換信號轉化為12bit數字量，輸出至數字相關雙採樣部(103);緩衝存儲器部(104)在列讀出控制電路(106)的控制下，逐個讀出結果。本發明能夠實現高像素高幀率的圖像採集，並且電路結構簡單，功耗低。
[0015]本發明數字相關雙採樣部(103)對增量Σ AADC陣列部(102)的兩次輸出做減法，能夠有效消除電路失調和噪聲，可以有效提高圖像傳感器成像質量。本發明SAADC在每次轉換之前，調製器和數字濾波器都進行復位，從整體看具有Nyquist採樣的特點，對每一次直流信號的轉換又具有Σ Δ調製的特性，因此具有良好的線性特性。本發明增量Σ Λ ADC陣列部(102)中，每一列像素對應一個Σ Λ ADC，若要增大像素陣列，只需在相應的列上增加ADC的數量，由於採用列並行ADC結構，像素陣列提高對ADC的工作頻率的要求只是在每一行的轉換時間縮短，所以對ADC工作速度要求並不高，可以使圖像傳感器獲得高幀率。本發明由電壓緩衝器(107)為Σ AADC提供反饋電壓，由於增量Σ AADC的輸入電壓範圍與反饋電壓大小成正比，所以可以通過調整反饋電壓改變ADC的輸入電壓範圍，從而省略了可變增益放大器。
[0016]傳統Σ AADC結構複雜、控制時鐘多、數字濾波器功耗高、面積大，而基於反相器的Σ AADC雖然功耗低、面積小，但反相器性能受工藝影響非常嚴重，線性增益範圍小，嚴重限制了放大器的增益和帶寬，也限制了像素陣列和幀率的進一步提高。本發明SAADC採用雙端輸入單端輸出的五管運算放大器，該放大器結構簡單、面積小、功耗低，由於採用了 Σ Λ調製結構，ADC降低了對運算放大器增益的要求，因此五管運放器足以滿足12bit模數轉換的要求。相比於反相器，本發明Σ AADC中採用的五管運算放大器有兩個輸入端，因此提供了共模電壓的輸入端，使得放大器的增益帶寬受工藝影響大大降低，可以在極低功耗下獲得較高的帶寬，並且面積很小。
【專利附圖】
【附圖說明】
[0017]圖1為本發明CMOS圖像傳感器結構框圖；
[0018]圖2為增量Σ Δ ADC結構簡圖；
[0019]圖3為基於五管運放的Σ Δ調製器電路圖；
[0020]圖4為五管運放的電路圖；
[0021]圖5為基於反相器的Σ Δ調製器電路圖；
[0022]圖6為反相器電路圖。
【具體實施方式】
[0023]如圖1所示，本發明CMOS圖像傳感器包括依次連接的像素陣列部101、增量Σ AADC陣列部102、數字相關雙採樣部103和緩衝存儲器部104，還包括行解碼單元部105，行解碼單元部105的信號輸出端接像素陣列部(101)的控制端，還包括列讀出控制電路106，列讀出控制電路106的信號輸出端接緩衝存儲器部的控制端，增量Σ AADC陣列部102接有電壓緩衝器107和時鐘延遲與驅動電路108。
[0024]如圖2所示，增量Σ AADC由積分器102-1、比較器102_2、lbit DAC102-3和降採樣數字濾波器102-4組成。該Σ Λ列ADC不同於傳統的Σ Λ ADC，在每次轉換之前調製器和數字濾波器都進行復位，從整體看具有Nyquist採樣的特點，對每一次直流信號的轉換又具有Σ Δ調製的特性，因此具有良好的線性特性。本發明中的CMOS圖像傳感器採用了列ADC結構，每一列像素單元都對應一個Σ AADC，因此在整個晶片中包含了成百上千的ADC，對每一個ADC的要求就是要具有極低的功耗和極小的面積。
[0025]本發明增量Σ AADC的調製器部分結構如圖3所示，開關S1、S5、電容CsXi以及運算放大器OPA組成開關電容積分器，比較器作為量化單元，開關S2、S3、S4和反饋電壓組成IbitDAC, S6為調製器復位開關，整體結構採用兩級單環結構。其中運算放大器採用5管運放結構，如圖4所示，由差分輸入管M1、M2，負載管M3、M4和尾電流源管M5組成，差分輸入管Ml、M2的柵極分別為兩個信號輸入端，差分輸入管M2的漏極為信號輸出端，差分輸入管M2的漏極與負載管M4的源極連接。該運放為差分輸入單端輸出，運放的輸入正端作為共模電壓輸入端，相比於反相器結構無需通過自建立確定直流工作點，因此受工藝偏差影響很小。雖然該運放無法獲得高增益，但可以在極低功耗下獲得較高的帶寬，並且面積很小。
[0026]作為對比，圖5為現有技術降低Σ AADC功耗和面積採用的電路結構，其中反相器的結構如圖6所示。由於反相器只有一個輸入端，無法獲得電路工作的共模電壓，所以必須增加開關和電容CC，所以雖然反相器只有兩個MOS管構成，但所增加的開關和電容面積要大於五管運算放大器增加的面積。
[0027]像素陣列部101首先將置位信號轉化為包含失調和噪聲的直流電壓，像素陣列部101在行解碼單元部105的控制下，逐行讀出，讀出電壓進入增量Σ AADC陣列部102，電壓緩衝器107為Σ AADC提供反饋電壓，由於增量Σ AADC的輸入電壓範圍與反饋電壓大小成正比，所以可以通過調整反饋電壓改變ADC的輸入電壓範圍，從而省略了可變增益放大器。時鐘延遲與驅動電路108為增量Σ AADC陣列部102提供時鐘，並利用時鐘間的延遲，錯開ADC同時工作的峰值電流。增量Σ AADC陣列部102將像素輸出的直流電壓轉化為12bit數字量，然後存儲在數字相關雙採樣部103中。然後，像素陣列部101將外界的光信號轉化為包含失調和噪聲的直流電壓，在行解碼單元部105的控制下，再次逐行讀出，讀出電壓進入增量Σ AADC陣列部102，同樣轉化為12bit數字量，該數字量與上次轉化的置位信號數字量在數字相關雙採樣部103進行相減，消除失調和噪聲。消除了失調和噪聲的12bit數字量存儲到緩衝存儲器部104中，在列讀出控制電路106的控制下，逐個讀出結果。
【權利要求】
1.一種高像素高幀率的CMOS圖像傳感器，其特徵在於:包括依次連接的像素陣列部(101)、增量Σ AADC陣列部(102)、數字相關雙採樣部(103)和緩衝存儲器部(104)，還包括行解碼單元部(105)，行解碼單元部(105)的信號輸出端接像素陣列部(101)的控制端，還包括列讀出控制電路(106)，列讀出控制電路(106)的信號輸出端接緩衝存儲器部的控制端，增量Σ AADC陣列部(102)接有電壓緩衝器(107)和時鐘延遲與驅動電路(108)。
2.根據權利要求1所述的高像素高幀率的CMOS圖像傳感器，其特徵在於:增量Σ AADC陣列部(102)採用列並行ADC結構，每一列像素對應一個Σ AADC0
3.根據權利要求2所述的高像素高幀率的CMOS圖像傳感器，其特徵在於:增量Σ AADC陣列部(102)中，每個Σ Λ ADC中的運算放大器由差分輸入管(Ml)、(M2)，負載管(M3)、(M4)和尾電流源管(M5)組成，差分輸入管(Ml)、(M2)的柵極分別為兩個信號輸入端，差分輸入管(M2)的漏極為信號輸出端，差分輸入管(M2)的漏極與負載管(M4)的源極連接。
4.一種利用權利要求1所述高像素高幀率的CMOS圖像傳感器的圖像採集方法，其特徵在於:像素陣列部(101)在行解碼單元部(105)的控制下，逐行讀出，像素陣列部(101)將光信號直流電壓信號，輸出至增量Σ AADC陣列部(102);增量Σ AADC陣列部(102)在電壓緩衝器(107)和時鐘延遲與驅動電路(108)作用下，將像素陣列部(101)輸出的置位信號和光電轉換信號轉化為12bit數字量，輸出至數字相關雙採樣部(103);數字相關雙採樣部(103)對增量Σ AADC陣列部(102)的兩次輸出做減法，消除電路失調和噪聲；緩衝存儲器部(104)在列讀出控制電路(106)的控制下，逐個讀出結果。
5.根據權利要求4所述的方法，其特徵在於:增量ΣAADC陣列部(102)中，每一列像素對應一個Σ AADC ; Σ Λ ADC在每次轉換之前，Σ AADC的調製器和數字濾波器都進行復位。
6.根據權利要求5所述的方法，其特徵在於:通過調整電壓緩衝器(107)輸出的反饋電壓改變Σ AADC的輸入電壓範圍。
【文檔編號】H04N5/378GK104243867SQ201410489838
【公開日】2014年12月24日 申請日期:2014年9月23日 優先權日:2014年9月23日
【發明者】劉雲濤, 邵雷, 高松松 申請人:哈爾濱工程大學